半導体記憶装置及びその製造方法

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Applicant, Patent owner：
Agent (1)：小川勝男
Gazette classification：公開公報
Application number (International application number)：1997248167
Publication number (International publication number)：1998163452
Application date： Sep. 12, 1997
Publication date： Jun. 19, 1998
Summary：

【要約】【課題】 DRAMは、その大容量化と共にメモリセルアレー部と周辺回路部との間の高段差が深刻な問題となる。この問題を解決すべく、あらかじめ半導体基板に段差を設ける手法が提案されているが、この手法は、1GビットクラスのDRAMで必要となる浅溝素子分離が適用できないという問題点があった。【解決手段】本発明では、ビット線を形成した後に、周辺回路部上方に局所的に周辺回路領域を覆う層間膜を設けることによってメモリセルアレー部と周辺回路部との間の高段差を緩和する。【効果】半導体基板に加工を施すことなく、プレーンな状態の半導体基板がそのまま使われ、浅溝素子分離が適用可能である。また周辺回路の配線を多段のプラグをつないで表面に引き上げることが可能になるのでアスペクト比の大きな穴加工や金属埋め込み等が不要になり、プロセスの信頼性が向上する。

Claim (excerpt)：

半導体基体主面に、それぞれ駆動MISFETと電荷蓄積容量素子で構成された複数のメモリセルが配置されたメモリセルアレー部と、そのメモリセルアレー部の周辺に複数のMISFETで構成された周辺回路が配置された周辺回路部とを有し、そのメモリセルアレー部は周辺回路部に設けられた所定厚さの第1の層間絶縁膜によるリセスが設けられ、そのリセスを有するメモリセルアレー部にビット線が設けられ、そのビット線上に位置して電荷蓄積容量素子が配置され、その電荷蓄積容量素子および第1の層間絶縁膜を覆うように第2の層間絶縁膜が設けられ、そしてその第2の層間絶縁膜上に複数の配線層が設けられていることを特徴とする半導体記憶装置。

IPC (5)：

H01L 27/108 , H01L 21/8242 , H01L 21/8234 , H01L 27/088 , H01L 27/10 461

FI (3)：

H01L 27/10 681 F , H01L 27/10 461 , H01L 27/08 102 H

Patent cited by the Patent：

Cited by examiner (6)

半導体記憶装置およびその製造方法
Gazette classification：公開公報 Application number：特願平5-014889 Applicant：三菱電機株式会社
半導体記憶装置及びその製造方法
Gazette classification：公開公報 Application number：特願平6-177867 Applicant：日本電気株式会社
半導体装置および半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平6-320128 Applicant：三菱電機株式会社

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