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J-GLOBAL ID：200903073227939330

薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法

Inventor：
大谷 久

About 大谷 久


Applicant, Patent owner：
株式会社半導体エネルギー研究所

About 株式会社半導体エネルギー研究所


Gazette classification：公開公報
Application number (International application number)：1999333505
Publication number (International publication number)：2000223715
Application date： Nov. 24, 1999
Publication date： Aug. 11, 2000
Summary：
【要約】【課題】 トップゲート型TFTにおいて、低濃度不純物領域を精度良く形成する。【解決手段】 導電膜でなるパターン107をマスクにして半導体層にリンを添加してN型の不純物領域を自己整合的に形成する。パターン107覆って、ポジ型のフォトレジストを塗布し、基板裏面から光を照射することによりフォトレジストを露光し後現像することにより、フォトレジストパターン110を形成する。フォトレジストパターン110をエッチングマスク用いて、導電膜でなるパターン107をエッチングし、ゲート電極111を形成する。ゲート電極111をドーピングマスクに用いることにより、半導体層にチャネル形成領域119、ソース領域115、ドレイン領域116、低濃度不純物領域117、118が自己整合的に形成される。
Claim (excerpt)：
透光性基板上に半導体層、ゲート絶縁膜、ゲート電極の順に積層された薄膜トランジスタの作製方法において、前記透光性基板上に半導体層を形成する工程と、前記半導体層に接して絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングして前記導電膜でなるパターンを形成する工程と、前記導電膜でなるパターンをマスクにしてドナー又はアクセプタとなる不純物を前記半導体層に添加する工程と、前記導電膜でなるパターンを覆ってフォトレジストを塗布する工程と、前記透光性基板の裏面から照射した光によって前記フォトレジストを露光し、現像し、前記導電膜でなるパターンよりも幅の狭いフォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクにして前記導電膜でなるパターンをパターニングし、前記ゲート電極を形成する工程と、を有することを特徴とする薄膜トランジスタの作製方法。
IPC (4)：
H01L 29/786 ,  H01L 21/336 ,  G02F 1/1365 ,  G09F 9/30 338
FI (4)：
H01L 29/78 616 N ,  G09F 9/30 338 ,  G02F 1/136 500 ,  H01L 29/78 616 A
Patent cited by the Patent：
Cited by examiner (6)
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