Pat
J-GLOBAL ID：200903074892595410

半導体装置の製造方法

Inventor：
小田 典明

About 小田 典明


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 泉 克文
Gazette classification：公開公報
Application number (International application number)：1999011913
Publication number (International publication number)：2000216377
Application date： Jan. 20, 1999
Publication date： Aug. 04, 2000
Summary：
【要約】【課題】 nチャネルMOSトランジスタのホットキャリア耐性の劣化と、pチャネルMOSトランジスタのしきい値電圧のシフト量の増加を防止ないし抑制できる半導体装置の製造方法を提供する。【解決手段】 シリコン基板1上のNMOSトランジスタ50AとPMOSトランジスタ50Bを覆う窒化シリコン膜9を形成した後、その窒化シリコン膜9にアルゴン・イオンを注入してその内部応力を緩和する。それによって窒化シリコン膜9の高い内部応力による影響を低減し、トランジスタの50A、50Bのゲート酸化膜4A、4Bの内部応力を低減する。窒化シリコン膜9は、その上に形成したBPSG膜11をエッチングする際にエッチング・ストッパとして機能する。
Claim (excerpt)：
半導体基板上に電界効果トランジスタを形成する工程と、窒化シリコン膜を前記電界効果トランジスタを覆うように形成する工程と、前記窒化シリコン膜に所定のイオンを注入してその窒化シリコン膜の内部応力を緩和する工程と、前記イオンが注入された前記窒化シリコン膜の上に第1層間絶縁膜を形成する工程と、前記窒化シリコン膜をエッチングストッパとして前記第1層間絶縁膜を選択的にエッチングし、もってその第1層間絶縁膜を貫通する第1接続孔を形成する工程と、前記第1接続孔を介して前記窒化シリコン膜を選択的にエッチングし、もってその窒化シリコン膜を貫通し且つ前記第1接続孔と連通する第2接続孔を形成する工程と、前記第1接続孔と前記第2接続孔を介して前記電界効果トランジスタのソース・ドレイン領域に接続される配線層を前記第1層間絶縁膜の上に形成する工程とを含み、前記窒化シリコン膜へのイオン注入工程でその窒化シリコン膜の内部応力を緩和することによって、前記電界効果トランジスタのゲート絶縁膜の応力を低減するようにしたことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/318
FI (2)：
H01L 29/78 301 Y ,  H01L 21/318 B
F-Term (25)：
5F040DA06 ,  5F040DA17 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EH01 ,  5F040EH02 ,  5F040EJ03 ,  5F040EJ08 ,  5F040EJ09 ,  5F040EK05 ,  5F040EL02 ,  5F040FA03 ,  5F040FA05 ,  5F040FA19 ,  5F040FC00 ,  5F058BA20 ,  5F058BD02 ,  5F058BD04 ,  5F058BD06 ,  5F058BD10 ,  5F058BF24 ,  5F058BF30 ,  5F058BH15 ,  5F058BJ02
Patent cited by the Patent：
Cited by examiner (5)
  • 特開昭59-117133
  • 半導体装置
    Gazette classification：公開公報   Application number：特願平6-163484   Applicant：ソニー株式会社
  • 半導体装置
    Gazette classification：公開公報   Application number：特願平7-197817   Applicant：株式会社日立製作所
Show all

Return to Previous Page

TOP

BOTTOM