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J-GLOBAL ID：200903078554983663

半導体装置の製造方法

Inventor：
丹羽 健二

About 丹羽 健二


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999118657
Publication number (International publication number)：2000311937
Application date： Apr. 26, 1999
Publication date： Nov. 07, 2000
Summary：
【要約】【課題】基板上に形成された絶縁分離用溝もしくは配線パターン形成により生じた段差を、CMP技術を用いることなく、溝もしくは配線間隙への絶縁材料埋め込み工程段階ですべて平坦化を完了させるようにする。【解決手段】基板101上にエッチングストッパ膜103を堆積させ基板101上に絶縁分離溝104を形成し、絶縁分離溝104底部から見たエッチングストッパ膜103上面までの高さと同じ膜厚の第1の絶縁膜106を堆積させ、この絶縁膜106をバイアスECR-CVD法で形成し、その後絶縁分離溝104以外の絶縁材料を除去する。この時絶縁分離溝104とアクティブ素子105領域の境界部に上端部に突起106aが残留するが、さらにバイアスECR-CVD法で形成された第2の絶縁膜108を、突起106aの高さと同程度の膜厚で堆積させることにより、突起106aを無くしウェハー全面を完全平坦化する。
Claim (excerpt)：
半導体基板上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜から前記基板にかかる深さの溝を形成する工程と、前記溝内に第1の絶縁膜を埋め込む工程と、前記溝を含む前記基板上にこの溝より広い領域に耐エッチング膜を形成しこの耐エッチング膜以外の領域に存在する前記第1の絶縁膜を除去する工程と、前記耐エッチング膜を除去して前記基板上全面に第2の絶縁膜を形成し前記基板上を平坦化する工程とを有することを特徴とする半導体装置の製造方法。
F-Term (7)：
5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032AA79 ,  5F032DA02 ,  5F032DA22 ,  5F032DA33
Patent cited by the Patent：
Cited by examiner (4)
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