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J-GLOBAL ID：200903083186670157

半導体装置の製造方法

Inventor：
井上 文彦

About 井上 文彦

, 
田中 正幸

About 田中 正幸


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社

, 
株式会社東芝

About 株式会社東芝


Agent (1)： 北野 好人 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000397856
Publication number (International publication number)：2002198526
Application date： Dec. 27, 2000
Publication date： Jul. 12, 2002
Summary：
【要約】【課題】 デュアルゲート電極を有する半導体装置の製造方法に関し、N型MOSトランジスタの能力を劣化することなくP型ゲート電極からのボロンの熱抜けを防止する。【解決手段】 半導体基板10上にゲート絶縁膜14を形成する工程と、ゲート絶縁膜14上にボロンを含む半導体層22を形成する工程と、半導体層22上に堆積直後における膜中のSi-H結合の濃度がFT-IR測定による測定濃度で4.3×1020cm-3以下であるシリコン窒化膜28を形成する工程と、シリコン窒化膜28及び半導体層22をパターニングし、上面がシリコン窒化膜28により覆われた半導体層22よりなるゲート電極30を形成する工程とを有する。
Claim (excerpt)：
半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、少なくとも一部の領域においてアクセプタ不純物としてボロンを含む半導体層を有する導電層を形成する工程と、前記導電層上に、堆積直後における膜中のSi-H結合の濃度が、FT-IR測定による測定濃度で4.3×1020cm-3以下であるシリコン窒化膜を有する絶縁膜を形成する工程と、前記絶縁膜及び前記導電層をパターニングし、上面が前記絶縁膜により覆われた前記導電層よりなるゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (5)：
H01L 29/78 ,  H01L 21/316 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/336
FI (5)：
H01L 21/316 X ,  H01L 29/78 301 G ,  H01L 27/08 321 D ,  H01L 27/08 321 E ,  H01L 29/78 301 L
F-Term (43)：
5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040ED03 ,  5F040EF02 ,  5F040EK05 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA18 ,  5F040FB02 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB13 ,  5F048BC06 ,  5F048BD04 ,  5F048BG01 ,  5F048BG14 ,  5F048DA19 ,  5F048DA25 ,  5F048DA27 ,  5F058BC08 ,  5F058BC11 ,  5F058BF02 ,  5F058BF24 ,  5F058BF30 ,  5F058BF37 ,  5F058BF38 ,  5F058BF62 ,  5F058BF63 ,  5F058BF64 ,  5F058BH01 ,  5F058BJ01 ,  5F058BJ07
Patent cited by the Patent：
Cited by examiner (7)
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