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J-GLOBAL ID:200903083531028404

低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法

Inventor:
Applicant, Patent owner:
Agent (1): 志賀 正武 (外1名)
Gazette classification:公開公報
Application number (International application number):2003109503
Publication number (International publication number):2003318258
Application date: Apr. 14, 2003
Publication date: Nov. 07, 2003
Summary:
【要約】【課題】 デュアルダマシン配線の形成方法を提供する。【解決手段】本発明によるデュアルダマシン配線の形成方法は、低誘電率low-k有機ポリマーを絶縁膜として使用した方法であって、ハードマスク膜325を一つだけ使用し、かつ自己整列されたスペーサ340とエッチング率が互いに異なるハードマスク膜325及びエッチング阻止膜315を利用して、有機ポリマーからなる絶縁膜がアッシング損傷されない。また、フォトリソグラフィ工程で、限界寸法より小さいビアホールを形成することができる。また、ハードマスク膜325を一つだけ使用して工程が単純であり、感光膜テールがないデュアルダマシン配線の形成方法を提供することができる。
Claim (excerpt):
下部導電層が形成された半導体基板上に下部絶縁膜、上部エッチング阻止膜、上部絶縁膜及びハードマスク膜を順次に形成する段階と、前記ハードマスク膜及び前記上部絶縁膜をパターニングして前記ハードマスク膜及び前記上部絶縁膜内に前記上部エッチング阻止膜の所定の領域を露出させる配線溝を形成する段階と、前記配線溝の側壁にスペーサを形成する段階と、前記スペーサを有する半導体基板上に前記配線溝を横切る開口部を有する感光膜パターンを形成する段階と、前記開口部により露出される前記上部エッチング阻止膜及び前記下部絶縁膜を連続的にエッチングして、前記下部絶縁膜内に前記下部導電層の所定の領域を露出させるホールを形成する段階と、前記パターニングされたハードマスク膜及び前記スペーサを除去する段階と、前記配線溝及び前記ホールの内部に導電材料を充填して配線を形成する段階と、を含むことを特徴とするデュアルダマシン配線の形成方法。
FI (3):
H01L 21/90 A ,  H01L 21/90 J ,  H01L 21/90 C
F-Term (61):
5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH27 ,  5F033HH30 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033HH36 ,  5F033JJ09 ,  5F033JJ10 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ19 ,  5F033JJ20 ,  5F033JJ21 ,  5F033JJ27 ,  5F033JJ30 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033JJ36 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ73 ,  5F033QQ75 ,  5F033RR04 ,  5F033RR06 ,  5F033RR11 ,  5F033RR21 ,  5F033RR22 ,  5F033RR24 ,  5F033RR26 ,  5F033SS12 ,  5F033SS15 ,  5F033SS21 ,  5F033TT02 ,  5F033TT04 ,  5F033TT06 ,  5F033XX03 ,  5F033XX15 ,  5F033XX33
Patent cited by the Patent:
Cited by examiner (4)
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