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J-GLOBAL ID:200903084255518431

半導体装置の製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 有我 軍一郎
Gazette classification:公開公報
Application number (International application number):1995052147
Publication number (International publication number):1996250720
Application date: Mar. 13, 1995
Publication date: Sep. 27, 1996
Summary:
【要約】【目的】 シリコン/絶縁膜/ゲート電極ポリシリコン系のMOS構造において、ゲート電極ポリシリコンのパターニングを行う際、ゲート電極端からゲート電極下のゲート酸化膜中への薬液の成分や水分の侵入を防ぐことができる。【構成】 シリコン基板上にシリコン酸化膜及び導電性膜を形成する工程と、次いで、導電性膜上に該導電性膜とエッチング選択比を有する無機系絶縁膜または金属膜を形成する工程と、次いで、無機系絶縁膜または該金属膜上にレジストパターンを形成する工程と、次いで、該レジストパターンをマスクとし、無機系絶縁膜または金属膜をエッチングしてゲート電極形成用のエッチングマスクを形成する工程と、次いで、該レジストパターンを除去する工程と、次いで、エッチングマスクを用い、導電性膜をドライエッチングしてゲート電極を形成する工程を含む。
Claim (excerpt):
シリコン基板上にシリコン酸化膜及び導電性膜を形成する工程と、次いで、該導電性膜上に該導電性膜とエッチング選択比を有する無機系絶縁膜または金属膜を形成する工程と、次いで、該無機系絶縁膜または該金属膜上にレジストパターンを形成する工程と、次いで、該レジストパターンをマスクとし、該無機系絶縁膜または金属膜をエッチングしてゲート電極形成用のエッチングマスクを形成する工程と、次いで、該レジストパターンを除去する工程と、次いで、該エッチングマスクを用い、該導電性膜をドライエッチングしてゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4):
H01L 29/78 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/304 341
FI (4):
H01L 29/78 301 G ,  H01L 21/28 F ,  H01L 21/28 301 A ,  H01L 21/304 341 D
Patent cited by the Patent:
Cited by examiner (8)
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