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J-GLOBAL ID：200903087885968060

相変化材料の電子メモリ構造

Inventor： ヘオン・リー ,  デニス・ラザロフ ,  ニール・メヤー ,  ジム・エレンソン ,  ケン・クラマー ,  カート・ウルマー ,  デイヴィッド・パンサロン ,  ピーター・フリック ,  アンドリュー・コール ,  アンディ・ヴァン・ブロックリン
Applicant, Patent owner： ヒューレット・パッカード・カンパニー
Agent (1)： 岡田 次生 (外2名)
Gazette classification：公開公報
Application number (International application number)：2003118298
Publication number (International publication number)：2003332530
Application date： Apr. 23, 2003
Publication date： Nov. 21, 2003
Summary：

【要約】【課題】相変化材料素子間の漏出を抑えた電子メモリ構造を提供すること。【解決手段】本発明は、電子メモリ構造に関する。電子メモリ構造は、基板(410)を含む。実質的に平坦な第1の導体(420)が基板(410)に隣接して形成される。接続層(430)は、第1の導体に隣接して形成される。相変化材料素子(440)は、接続層に隣接して形成される。接続層(430)は、第1の導体(420)から相変化材料素子まで延在する導電性配線構造(432)を含む。接続構造(430)は、第1の導体に物理的に接続する第1の表面を含む。接続構造は、さらに、相変化材料素子(440)に取り付けられた第2の表面を含む。第2の表面の表面積は、第1の表面の表面積より実質的に小さい。実質的に平坦な第2の導体(450)は、相変化材料要素(440)に隣接して形成される。

Claim (excerpt)：

電子メモリ構造であって、基板と、該基板の最も近くに形成される実質的に平坦な第1の導体と、該第1の導体に隣接して形成される配線層と、該配線層に隣接して形成される相変化材料素子と、該相変化材料素子に隣接して形成される実質的に平坦な第2の導体とを含み、前記配線層は、前記第1の導体から前記相変化材料素子まで延在する導電性配線構造を含み、該導電性配線構造は前記第1の導体に物理的に接続される第1の表面を有し、また前記導電性配線構造は前記相変化材料素子に取り付けられる第2の表面を有し、前記第2の表面の表面積は、前記第1の表面の表面積よりも実質的に小さい電子メモリ構造。

IPC (2)：

H01L 27/10 451 ,  H01L 45/00

FI (2)：

H01L 27/10 451 ,  H01L 45/00 A

F-Term (7)：

5F083FZ10 ,  5F083GA05 ,  5F083GA13 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083PR40

Patent cited by the Patent：

Cited by examiner (3)

• 電極間に小面積のコンタクトを製造するための方法
  Gazette classification：公表公報   Application number：特願平10-531338   Applicant：マイクロンテクノロジーインコーポレーテッド
• テーパード・コンタクトを有するマルチビット単一セルメモリ
  Gazette classification：公表公報   Application number：特願平9-538209   Applicant：エナージーコンバーションデバイセスインコーポレイテッド
• ポアの位置を高くした相変化型メモリ
  Gazette classification：公表公報   Application number：特願2003-525922   Applicant：オヴォニクスインコーポレイテッド