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J-GLOBAL ID：200903089827597143

薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル

Inventor：
湯川 禎三

About 湯川 禎三


Applicant, Patent owner：
コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

About コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ


Agent (1)： 津軽 進 (外1名)
Gazette classification：公開公報
Application number (International application number)：2001139552
Publication number (International publication number)：2002343970
Application date： May. 10, 2001
Publication date： Nov. 29, 2002
Summary：
【要約】 (修正有)【課題】 薄膜トランジスタにおけるチャンネル形成層に光が侵入する恐れを略除去することが可能な、工程数の少ない薄膜トランジスタの製造方法を提供する。【解決手段】 透明基板20上に遮光膜21を形成する第1工程と、遮光膜21が形成された透明基板20上に絶縁層22を形成する第2工程と、該絶縁層22上にドレイン電極12a及びソース電極17aを形成する第3工程と、これらドレイン電極及びソース電極が形成された絶縁層22上にチャンネル形成層24を形成する第4工程と、該チャンネル形成層24を、遮光膜21をマスクとする透明基板20側からの露光に基づくフォトリソグラフィにより島状に形成する第5工程と、島状のチャンネル形成層24上にゲート絶縁層26、32を介在させてゲート電極16aを形成する第6工程とを有する。
Claim (excerpt)：
ゲート電極と、ドレイン電極と、ソース電極と、チャンネル形成層と、該チャンネル形成層に光が侵入するのを防止する遮光膜とを有してなる薄膜トランジスタの製造方法であって、透明基板又はこの基板に設けられた下地層上に前記遮光膜を形成する第1工程と、前記遮光膜が形成された前記透明基板又は下地層上に前記ドレイン電極及び前記ソース電極を形成する第2工程と、前記ドレイン電極及びソース電極が形成された構造体の主面上に前記チャンネル形成層の材料を堆積する第3工程と、当該堆積された材料の層を、前記遮光膜をマスクとする前記透明基板側からの露光に基づくフォトリソグラフィの処理により島状に形成して前記チャンネル形成層を形成する第4工程と、この島状のチャンネル形成層上にゲート絶縁層を介在させて前記ゲート電極を形成する第5工程と、を有する薄膜トランジスタの製造方法。
IPC (3)：
H01L 29/786 ,  G02F 1/1368 ,  H01L 21/336
FI (3)：
G02F 1/1368 ,  H01L 29/78 619 B ,  H01L 29/78 616 N
F-Term (36)：
2H092JA28 ,  2H092JA34 ,  2H092JA37 ,  2H092JB54 ,  2H092MA13 ,  2H092NA16 ,  2H092NA27 ,  5F110AA16 ,  5F110AA21 ,  5F110BB01 ,  5F110CC04 ,  5F110CC06 ,  5F110DD02 ,  5F110DD03 ,  5F110DD13 ,  5F110EE03 ,  5F110EE44 ,  5F110FF03 ,  5F110FF09 ,  5F110FF12 ,  5F110FF25 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG45 ,  5F110HJ16 ,  5F110HK07 ,  5F110HK25 ,  5F110HK33 ,  5F110NN02 ,  5F110NN24 ,  5F110NN35 ,  5F110NN46 ,  5F110NN54 ,  5F110QQ09 ,  5F110QQ12
Patent cited by the Patent：
Cited by examiner (13)
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