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J-GLOBAL ID：200903089955608450

強誘電性メモリ回路及びその製造方法

Inventor：
ヨハンソン、ニクラス

About ヨハンソン、ニクラス

, 
チェン、リチュン

About チェン、リチュン


Applicant, Patent owner：
シン フイルム エレクトロニクス エイエスエイ

About シン フイルム エレクトロニクス エイエスエイ


Agent (4)： 浅村 皓 ,  浅村 肇 ,  安藤 克則 ,  池田 幸弘
Gazette classification：公表公報
Application number (International application number)：2002544725
Publication number (International publication number)：2004515055
Application date： Nov. 27, 2001
Publication date： May. 20, 2004
Summary：
強誘電性メモリ回路(C)は、強誘電性重合体薄膜の形態をした強誘電性メモリセル(F)、及び前記強誘電性メモリセル(F)と、その両側の表面に夫々接触する第一及び第二電極(E1;E2)を有し、前記セルの分極状態を、前記電極(E1;E2)に適当な電圧を印加することにより設定、切り替え、又は検出することができる。前記電極(E1;E2)の少なくとも一方は、少なくとも一つの接触層(P1;P2)で、前記メモリセル(C)と接する伝導性重合体からなる少なくとも一つの接触層(P1;P2)、及び場合により前記伝導性重合体(P1;P2)と接する金属フイルムの第二層(M1;M2)を有し、前記電極(E1;E2)の少なくとも一方が、伝導性重合体接触層(P1;P2)だけからなるか、又は伝導性重合体接触層(P1;P2)と金属フイルム層(M1;M2)との組合せからなる。この種の強誘電性メモリ回路の製造方法は、基体上に伝導性重合体薄膜の第一接触層を堆積し、次に前記第一接触層の上に強誘電性重合体薄膜を堆積し、次に前記強誘電性重合体薄膜の一番上の所に第二接触層を堆積する諸工程を有する。
Claim (excerpt)：
強誘電性重合体薄膜の形態をした強誘電性メモリセル(F)、及び前記強誘電性メモリセル(F)と、その両側の表面に夫々接触する第一及び第二電極(E1;E2)を有し、前記セルの分極状態が、前記電極(E1;E2)に適当な電圧を印加することにより設定、切り替え、又は検出することができる、強誘電性メモリ回路(C)において、 前記電極(E1;E2)の少なくとも一方が、少なくとも一つの接触層(P1;P2)で、前記メモリセル(C)と接触する伝導性重合体からなる少なくとも一つの接触層(P1;P2)、及び場合により前記伝導性重合体(P1;P2)と接触する金属フイルムの第二層(M1;M2)を有し、前記電極(E1;E2)の少なくとも一方が、伝導性重合体接触層(P1;P2)だけからなるか、又は伝導性重合体接触層(P1;P2)と金属フイルム層(M1;M2)との組合せを含むことを特徴とする、強誘電性メモリ回路。
IPC (2)：
H01L27/105 ,  H01L21/312
FI (2)：
H01L27/10 444Z ,  H01L21/312 A
F-Term (15)：
5F058AA10 ,  5F058AC05 ,  5F058AD06 ,  5F058AD09 ,  5F058AF04 ,  5F058AG01 ,  5F058AH04 ,  5F058AH10 ,  5F083FR01 ,  5F083GA21 ,  5F083JA31 ,  5F083JA36 ,  5F083JA38 ,  5F083PR23 ,  5F083PR33
Patent cited by the Patent：
Cited by examiner (9)
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