半導体記憶装置

Inventor： , , ,
Applicant, Patent owner： ,
Agent (1)：鈴江武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2002028559
Publication number (International publication number)：2003228981
Application date： Feb. 05, 2002
Publication date： Aug. 15, 2003
Summary：

【要約】【課題】DRAMにおいて、オーバードライブ方式を採用したビット線センスアンプによりビット線電位を読み出す時のビット線参照電位を調整可能とし、読み出し動作のサイクルを短くしてもセルデータを正しく読み出す。【解決手段】データ読み出し後、オーバードライブ電圧によって増幅されたビット線と相補対をなすビット線(BL-T)、(BL-C)のイコライズ動作に際して、オーバードライブ電圧で過剰に充電されていた電荷を例えば接地電位に放電し、放電タイミングの調整でビット線イコライズ電位を調整する。

Claim (excerpt)：

行列状に配置された複数のメモリセルによって構成されるメモリセルアレイと、前記メモリセルに接続された複数のビット線と、前記ビット線の電位を増幅するビット線センスアンプと、前記ビット線のリストア電位を生成するリストア電位生成回路と、前記ビット線のリストア電位とは異なるオーバードライブ電位を生成するオーバードライブ電位生成回路と、オーバードライブ制御信号により制御されるタイミングで前記オーバードライブ電位を前記ビット線センスアンプに接続し、または、リストア制御信号により制御されるタイミングで前記リストア電位を前記ビット線センスアンプに接続する第1のセンスアンプドライバと、センス制御信号により制御されるタイミングで前記ビット線センスアンプを所定電位に接続する第2のセンスアンプドライバと、前記複数のビット線のうち相補対をなすビット線対に接続され、ビット線イコライズ制御信号により制御されるタイミングで前記ビット線対の電位を平均化するビット線イコライズ回路と、前記ビット線対に接続され、ディスチャージ制御信号により制御されるタイミングで前記ビット線対の電位をディスチャージ電位に接続するディスチャージ回路とを具備することを特徴とする半導体記憶装置。

FI (2)：

G11C 11/34 353 F , G11C 11/34 353 E

F-Term (11)：

5M024AA44 , 5M024BB14 , 5M024BB15 , 5M024CC63 , 5M024CC65 , 5M024CC70 , 5M024CC84 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP07

Patent cited by the Patent：

Cited by examiner (7)

半導体装置
Gazette classification：公開公報 Application number：特願平11-309897 Applicant：富士通株式会社
ダイナミック型半導体記憶装置
Gazette classification：公開公報 Application number：特願平9-174379 Applicant：富士通株式会社
特開平2-128395

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