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J-GLOBAL ID：200903093290485200

半導体装置

Inventor： 笠原 健資 ,  大野 泰夫 ,  葛原 正明 ,  宮本 広信 ,  安藤 裕二 ,  中山 達峰 ,  国弘 和明 ,  羽山 信幸 ,  高橋 裕之 ,  松永 高治
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 金田 暢之 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000196751
Publication number (International publication number)：2002016245
Application date： Jun. 29, 2000
Publication date： Jan. 18, 2002
Summary：

【要約】【課題】層厚方向と垂直な水平面内にキャリアとなる2次元電子の分布を生成せしめ、所望の素子構造を形成する。たとえばトランジスタ構造に適用する場合においては、ゲート下のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現する。【解決手段】動作層となるGaN層6上に、電子供給層として、Al組成の異なるAl0.3Ga0.7N層4およびAl0.1Ga0.9N層5を設ける。Al0.3Ga0.7N層4の設けられた領域を低抵抗領域とし、Al0.1Ga0.9N層5の設けられた領域を高抵抗領域として利用する。

Claim (excerpt)：

動作層と、ピエゾ電荷を含む誘起電荷の発生した電子供給層と、がこの順で積層し、これらの層の界面に2次元電子ガスが形成される半導体装置であって、前記誘起電荷が、層厚方向と垂直な水平面内に分布を有しており、前記誘起電荷の分布に対応して、前記水平面内に2次元電子濃度分布が形成されることを特徴とする半導体装置。

IPC (4)：

H01L 29/778 ,  H01L 21/338 ,  H01L 29/812 ,  H01L 29/80

FI (2)：

H01L 29/80 H ,  H01L 29/80 W

F-Term (21)：

5F102FA00 ,  5F102GA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ01 ,  5F102GJ02 ,  5F102GK04 ,  5F102GK09 ,  5F102GL04 ,  5F102GM04 ,  5F102GR01 ,  5F102GR04 ,  5F102GR11 ,  5F102GS01 ,  5F102GT01 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC15 ,  5F102HC16

Patent cited by the Patent：

Cited by examiner (3)

• 半導体装置
  Gazette classification：公開公報   Application number：特願2000-373612   Applicant：松下電器産業株式会社
• 半導体装置
  Gazette classification：公開公報   Application number：特願平10-056529   Applicant：日本電信電話株式会社
• 半導体装置
  Gazette classification：公開公報   Application number：特願平10-069617   Applicant：日本電信電話株式会社