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J-GLOBAL ID:200903095247077754

半導体装置及びその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 小川 勝男
Gazette classification:公開公報
Application number (International application number):1995316342
Publication number (International publication number):1997162311
Application date: Dec. 05, 1995
Publication date: Jun. 20, 1997
Summary:
【要約】【解決手段】 強誘電体キャパシタを構成する強誘電体薄膜(44)の側面を、半導体基板(21)の主表面に対する角度が75°以下になるように加工する。【効果】 上部電極(45)、強誘電体薄膜(44)及び白金下部電極(43)を一括にエッチングしても、上部電極と下部電極の電気的短絡が無く,高集積メモリに好適な微細なメモリセル構造を製造することができる。
Claim (excerpt):
基板上に形成された下部電極、誘電体膜、及び上部電極からなるキャパシタを有する半導体装置において、前記下部電極は白金からなり、前記基板の主表面に対して前記誘電体膜の側面のなす角度が75°以下であることを特徴とする半導体装置。
IPC (6):
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (3):
H01L 29/78 371 ,  H01L 27/10 451 ,  H01L 27/10 651
Patent cited by the Patent:
Cited by examiner (11)
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