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J-GLOBAL ID：200903095950672826

強誘電体メモリトランジスタの製造方法

Inventor：
シェン テン スー

About シェン テン スー


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：2002013559
Publication number (International publication number)：2002270791
Application date： Jan. 22, 2002
Publication date： Sep. 20, 2002
Summary：
【要約】【課題】 精密なエッチング処理を必要としない、MFMOSおよびMFMSメモリトランジスタの製造方法を提供すること。【解決手段】 強誘電体メモリトランジスタを製造する方法は、活性領域を分離する工程を含む基板を調製する工程と、ゲート領域を形成する工程と、ゲート領域に電極プラグを堆積する工程と、電極プラグの周囲に側壁酸化物を堆積する工程と、ソース領域およびドレイン領域を形成するために、ヒ素イオンを注入する工程と、注入イオンを拡散するために、上記工程により得られた構造をアニーリングする工程と、その構造上に層間酸化物層を堆積する工程と、電極プラグを除去する工程と、電極プラグの代わりに下部電極を堆積する工程と、下部電極上に強誘電体層を堆積する工程と、強誘電体層上に上部電極を堆積する工程と、保護層を堆積する工程と、構造上にパシベーション酸化物層を堆積する工程と、構造をメタライゼーションする工程とを包含する。
Claim (excerpt)：
強誘電体メモリトランジスタを製造する方法であって、a)活性領域を分離する工程を含む、基板を調製する工程と、b)ゲート領域を形成する工程と、c)該ゲート領域に電極プラグを堆積する工程と、d)該電極プラグの周囲に側壁酸化物を堆積する工程と、e)ソース領域およびドレイン領域を形成するために、ヒ素イオンを注入する工程と、f)該注入イオンを拡散するために、該工程a)〜e)によって得られた構造をアニーリングする工程と、g)該構造上に層間酸化物層を堆積する工程と、h)該電極プラグを除去する工程と、i)該電極プラグの代わりに下部電極を堆積する工程と、j)該下部電極上に強誘電体層を堆積する工程と、k)該強誘電体層上に上部電極を堆積する工程と、l)保護層を堆積する工程と、m)該構造上にパシベーション酸化物層を堆積する工程と、n)該構造をメタライゼーションする工程とを包含する方法。
IPC (4)：
H01L 27/105 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (2)：
H01L 27/10 444 A ,  H01L 29/78 371
F-Term (11)：
5F083FR05 ,  5F083FR06 ,  5F083FR07 ,  5F083GA27 ,  5F083MA06 ,  5F083MA16 ,  5F083NA08 ,  5F083PR33 ,  5F083PR36 ,  5F083PR40 ,  5F101BA62
Patent cited by the Patent：
Cited by examiner (6)
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