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J-GLOBAL ID：200903080562743129

強誘電体メモリ装置及びその製造方法

Inventor：
青木 正樹

About 青木 正樹


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：2000133093
Publication number (International publication number)：2001320028
Application date： May. 02, 2000
Publication date： Nov. 16, 2001
Summary：
【要約】【課題】 書込電圧を低くすることが可能な強誘電体メモリ装置を提供する。【解決手段】 基板の表面に半導体領域が画定されている。半導体領域内のチャネル領域の両側にソース領域及びドレイン領域が配置されている。ゲート絶縁膜がチャネル領域を覆う。フローティングゲート電極が、ゲート絶縁膜の上に配置されている。強誘電体膜が、フローティングゲート電極の上に配置されている。強誘電体膜は、フローティングゲート電極の上面のうち外周部近傍の領域を除いた領域に接する。強誘電体膜の上にコントロールゲート電極が配置されている。
Claim (excerpt)：
表面に半導体領域を有する基板と、前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、チャネル領域を覆うゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたフローティングゲート電極と、前記フローティングゲート電極の上に配置され、該フローティングゲート電極の上面のうち外周部近傍の領域を除いた領域に接する強誘電体膜と、前記強誘電体膜の上に配置されたコントロールゲート電極とを有する強誘電体メモリ装置。
IPC (6)：
H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3)：
H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 29/78 371
F-Term (36)：
5F001AA01 ,  5F001AA17 ,  5F001AB02 ,  5F001AB09 ,  5F001AD51 ,  5F001AD52 ,  5F001AF07 ,  5F001AG10 ,  5F001AG29 ,  5F083FR07 ,  5F083GA05 ,  5F083GA09 ,  5F083GA21 ,  5F083GA22 ,  5F083GA25 ,  5F083JA05 ,  5F083JA15 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA44 ,  5F083MA06 ,  5F083MA20 ,  5F083PR03 ,  5F083PR09 ,  5F083PR34 ,  5F083PR40 ,  5F101BA01 ,  5F101BA62 ,  5F101BB02 ,  5F101BB17 ,  5F101BD32 ,  5F101BD33 ,  5F101BF03 ,  5F101BH14 ,  5F101BH15
Patent cited by the Patent：
Cited by examiner (6)
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