デュアルゲートCMOS型半導体装置およびその製造方法

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Applicant, Patent owner：
Agent (1)：深見久郎
Gazette classification：公開公報
Application number (International application number)：1998226884
Publication number (International publication number)：2000058668
Application date： Aug. 11, 1998
Publication date： Feb. 25, 2000
Summary：

【要約】【課題】 PMOS型素子のボロン突抜けおよびNMOS型素子の短チャネル効果を抑制することができる、デュアルゲートCMOS型半導体装置を提供する。【解決手段】デュアルゲートCMOS型半導体装置は、シリコン半導体基板101と、シリコン半導体基板101上にそれぞれ形成されたPウェル102およびNウェル103と、Pウェル102およびNウェル103上に形成されたフィールド酸化膜104と、Pウェル102上に形成されたNMOSトランジスタと、Nウェル103上に形成されたPMOSトランジスタとを含む。NMOS型素子のゲート電極106aの膜厚はPMOS型素子のゲート電極106bの膜厚よりも薄い。ゲート電極106aの膜厚は50〜250nmであり、ゲート電極106bの膜厚は100〜350nmである。また、ゲート電極106bの膜厚は、ゲート電極106aの膜厚の1.5倍以上である。

Claim (excerpt)：

シリコン基板上にそれぞれ形成されたPチャネルMOS型素子と、NチャネルMOS型素子とを含み、前記PチャネルMOS型素子は、P型不純物を導入した第1の電極を含み、前記NチャネルMOS型素子は、N型不純物を導入した第2の電極を含み、前記第2の電極の膜厚は、前記第1の電極の膜厚よりも小さい、デュアルゲートCMOS型半導体装置。

IPC (2)：

H01L 21/8238 , H01L 27/092

F-Term (14)：

5F048AC03 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB16 , 5F048BC06 , 5F048BD05 , 5F048BE03 , 5F048BF03 , 5F048BF06 , 5F048BF12 , 5F048BF19 , 5F048BG12 , 5F048DA25

Patent cited by the Patent：

Cited by examiner (7)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平8-041156 Applicant：日本電気株式会社
特開平2-044774
MOS型半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平3-289549 Applicant：オリンパス光学工業株式会社

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