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J-GLOBAL ID：201002293809058425   Reference number：10A0874810

A Low-power ASIP Generation Method by Extracting Minimum Execution Conditions

最小実行条件の抽出による低電力ASIP生成手法

Author (4)： IWATO Hirofumi (Osaka Univ.) ,  SAKANUSHI Keishi (Osaka Univ.) ,  TAKEUCHI Yoshinori (Osaka Univ.) ,  IMAI Masaharu (Osaka Univ.)
Material： IPSJ Transactions on System LSI Design Methodology (Web)  (情報処理学会論文誌トランザクション System LSI Design Methodology(Web))
Volume： 3  Page： 222-233 (J-STAGE)  Publication year： 2010 
JST Material Number： U0110A  ISSN： 1882-6687  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： *special purpose processor ,  *consumed electric power ,  register ,  electric power consumption ,  *Application Specific Instruction-set Processor
Semi thesaurus term： *クロックゲーティング ,  pipeline register ,  low power

JST classification (1)： Special-purpose arithmetic and control units  (JC04030Y)

Reference (14)：

• 1) Kobayashi, Y., Kobayashi, S., Okuda, K., Sakanushi, K., Takeuchi, Y. and Imai, M.: Synthesizable HDL generation method for configurable VLIW processors, Proc. ASPDAC, pp.842-845 (2004).
• 2) Jacome, M.F., de Veciana, G. and Lapinskii, V.: Exploring performance tradeoffs for clustered VLIW ASIPs, Proc. ICCAD, pp.504-510 (2000).
• 3) Middha, B., Gangwar, A., Kumar, A., Balakrishnan, M. and Ienne, P.: A Trimaran based framework for exploring the design space of VLIW ASIPs with coarse grain functional units, Proc. ISSS, pp.2-7 (2002).
• 4) Lang, T., Musoll, E. and Cortadella, J.: Individual flip-flops with gated clocks for low power datapaths, IEEE Trans. Circuits Syst. II, Vol.44, No.6, pp.507-516 (1997).
• 5) Duarte, D., Vijaykrishnan, N. and Irwin, M.: A clock power model to evaluate impact of architectural and technology optimizations, IEEE Tran. VLSI, Vol.10, No.6, pp.844-855 (2002).

Terms in the title (3)： 低電力 ,  ASIP ,  手法