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J-GLOBAL ID：201102253023207040   Reference number：11A0861102

Texture and Grain Size Investigation in the Copper Plated Through-Silicon via for Three-Dimensional Chip Stacking Using Electron Backscattering Diffraction

電子後方散乱回折を用いる三次元チップスタッキング用の銅めっきスルーシリコンビアの構造と粒径の研究

Author (5)： KADOTA Hiroyuki (Ibaraki Univ., Ibaraki, JPN) ,  KADOTA Hiroyuki (Hitachi Kyowa Engineering Co., Ltd., Ibaraki, JPN) ,  KANNO Ryuichi (Hitachi Kyowa Engineering Co., Ltd., Ibaraki, JPN) ,  ITO Masahiko (Ibaraki Univ., Ibaraki, JPN) ,  ONUKI Jin (Ibaraki Univ., Ibaraki, JPN)
Material： Electrochemical and Solid-State Letters  (Electrochem Solid-State Lett)
Volume： 14  Issue： 5  Page： D48-D51  Publication year： 2011 
JST Material Number： W1290A  ISSN： 1099-0062  CODEN： ESLEF6  Document type： Article
Article type： 短報  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *electron diffraction ,  three dimension ,  semiconductor chip ,  *copper plating ,  *via hole ,  *particle size(diameter) ,  annealing(heat treatment) ,  particle size distribution ,  structure ,  time dependence ,  reliability(property) ,  electric resistance ,  *micro structure
Semi thesaurus term： anneal ,  *through silicon via ,  chip ,  three-dimensional structure ,  *EBSD ,  particle size distribution

JST classification (3)： Inorganic compounds and elements in general  (CD01010D) ,  Electroplating  (WC08023B) ,  Manufacturing technology of solid-state devices  (NC03030V)

Terms in the title (6)： 電子後方散乱回折 ,  スタッキング ,  銅めっき ,  スルーシリコンビア ,  粒径 ,  研究