Pat
J-GLOBAL ID：201303001170064695
プロセッサ
Inventor：
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Applicant, Patent owner：
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Agent (7)：
山田 卓二
, 田中 光雄
, 川端 純市
, 山田 卓二
, 田中 光雄
, 石野 正弘
, 川端 純市
Gazette classification：特許公報
Application number (International application number)：2008183828
Publication number (International publication number)：2010026583
Patent number：4759026
Application date： Jul. 15, 2008
Publication date： Feb. 04, 2010
Claim (excerpt)：
【請求項1】 複数のプログラムを同時に実行するプロセッサであって、
前記複数のプログラムの中の第1のプログラムの実行位置を示す第1のプログラムカウンタと、
前記複数のプログラムの中の第2のプログラムの実行位置を示す第2のプログラムカウンタと、
第1のプログラムカウンタの内容により主記憶装置またはキャッシュから第1のプログラムの命令語を読み出す第1の命令読み出し機構と、
第2のプログラムカウンタの内容により主記憶装置またはキャッシュから第2のプログラムの命令語を読み出す第2の命令読み出し機構と、
第1及び第2の命令読み出し機構により読み出された命令語をキューイングするための第1の記憶手段と、
第1の記憶手段から取り出した命令語のうちロード機能を有する命令を、キャッシュにアクセスして実行するキャッシュ制御機構と、
第1の記憶手段から取り出した命令語により、ロード機能により取り出したデータを用いて演算を行う演算機構と、
第1のプログラムに含まれる命令語の実行に要するサイクル数見積りのための実行サイクル数見積り情報を記憶する第2の記憶手段と、
第2のプログラムに含まれる命令語の実行に要するサイクル数見積りのための実行サイクル数見積り情報を記憶する第3の記憶手段と、
第1のプログラムカウンタの内容により第2の記憶手段のエントリ位置を特定して実行サイクル数見積り情報を読み出す第1のキャッシュミス予測器と、
第2のプログラムカウンタの内容により第3の記憶手段のエントリ位置を特定して実行サイクル数見積り情報を読み出す第2のキャッシュミス予測器と、
第1および第2の命令読み出し機構から入力される命令語を第1の記憶手段にキューイングする命令スケジュール機構であって、前記命令語が、前記キャッシュ制御機構によって処理される第1の命令語の実行結果を必要とし前記演算機構によって処理される第2の命令語である場合、前記第1の命令語に対応する、第1または第2のキャッシュミス予測器からの前記実行サイクル数見積り情報の内容に従って、命令語の間隔をキャッシュミスの影響を受けないように離すように第1の記憶手段における前記第2の命令語のスケジューリング位置を決定し、一方、前記実行サイクル数見積り情報に従うとスケジューリング可能な位置が存在しない場合には前記第2の命令語のスケジューリングを保留する命令スケジュール機構とを備え、
前記キャッシュ制御機構は、第1の記憶手段から取り出した命令語についてキャッシュミスを検出した場合には、前記命令語の実行サイクル数見積り情報を記憶している第2または第3の記憶手段における前記命令語のエントリ位置に、キャッシュミス検出情報を送り、第2または第3の記憶手段は、前記キャッシュミス検出情報を受け取ると、前記命令語の実行サイクル数見積り情報を増加させまたは最大値に飽和させ、前記キャッシュ制御機構は、前記命令語についてキャッシュミスを検出しない場合には、第2または第3の記憶手段の前記命令語のエントリ位置に、キャッシュミス非検出情報を送り、第2または第3の記憶手段は、前記キャッシュミス非検出情報を受け取ると、前記命令語の実行サイクル数見積り情報を減少させまたは最小値に飽和させることを特徴とするプロセッサ。
IPC (2)：
G06F 9/38 ( 200 6.01)
, G06F 9/48 ( 200 6.01)
G06F 9/38 310 E
, G06F 9/38 370 X
, G06F 9/46 452 B
, G06F 9/46 452 J
Cited by examiner (5)
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Article cited by the Patent：
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