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J-GLOBAL ID:201303052244074276

半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): 筒井 大和
Gazette classification:公開公報
Application number (International application number):2012193043
Publication number (International publication number):2013016837
Application date: Sep. 03, 2012
Publication date: Jan. 24, 2013
Summary:
【課題】パワーMOSFETなどが封止された小型面実装パッケージの低オン抵抗化を実現する。【解決手段】シリコンチップ3は、ドレインリードを構成するリード4と一体に形成されたダイパッド部4Dの上に搭載されており、その主面にはソースパッド7とゲートパッド8が形成されている。シリコンチップ3の裏面は、パワーMOSFETのドレインを構成しており、Agペーストを介してダイパッド部4Dの上面に接合されている。ソースリードを構成するリード4とソースパッド7は、Alリボン10によって電気的に接続されており、ゲートリードを構成するリード4とゲートパッド8は、Auワイヤ11によって電気的に接続されている。【選択図】図3
Claim (excerpt):
第1電極パッドが形成された表面と、前記表面とは反対側の裏面と、を有する半導体チップと、 前記半導体チップが搭載されたダイパッドと、 前記半導体チップと電気的に接続された第1リードと、 前記半導体チップの前記第1電極パッドと前記第1リードとを電気的に接続するアルミリボンと、 前記半導体チップ、前記第1リードの一部、および前記アルミリボンを封止する封止体と、を有し、 前記半導体チップは、その裏面と前記ダイパッドとが対向するように前記ダイパッド上にAgペーストを介して搭載され、 前記ダイパッドの前記Agペーストが接触する部分には、Agメッキ層が形成されている半導体装置。
IPC (4):
H01L 21/52 ,  H01L 23/50 ,  H01L 21/60 ,  H01L 23/48
FI (4):
H01L21/52 B ,  H01L23/50 U ,  H01L21/60 321E ,  H01L23/48 P
F-Term (11):
5F047AA11 ,  5F047AB10 ,  5F047BA15 ,  5F047BB11 ,  5F047BB16 ,  5F067AB02 ,  5F067DC15 ,  5F067DC17 ,  5F067DF06 ,  5F067EA02 ,  5F067EA04
Patent cited by the Patent:
Cited by examiner (4)
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