半導体装置の製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (2)：伊東忠彦 , 山口昭則
Gazette classification：特許公報
Application number (International application number)：2010199226
Publication number (International publication number)：2012059783
Patent number：5614184
Application date： Sep. 06, 2010
Publication date： Mar. 22, 2012
Claim (excerpt)：

【請求項1】歪みシリコン技術を用いたP型トランジスタと、歪みシリコン技術を用いないN型トランジスタとを含む半導体装置の製造方法であって、半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にドーパントを注入し、前記半導体基板内にドーパント注入領域を形成する工程であり、前記半導体基板のP型トランジスタ形成領域及びN型トランジスタ形成領域の双方に同じドーパントを注入することを含む工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記P型トランジスタ形成領域において、前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板をエッチングして第1のリセスを形成する工程と、前記P型トランジスタ形成領域において、前記サイドウォールの下方に位置する前記ドーパント注入領域を除去し、第2のリセスを形成する工程と、前記P型トランジスタ形成領域において、前記第1のリセス及び前記第2のリセス内に半導体材料を成長させてソース/ドレイン領域を形成する工程と、を有する半導体装置の製造方法。

IPC (5)：

H01L 21/336 ( 200 6.01) , H01L 29/78 ( 200 6.01) , H01L 21/8238 ( 200 6.01) , H01L 27/092 ( 200 6.01) , H01L 21/20 ( 200 6.01)

FI (3)：

H01L 29/78 301 S , H01L 27/08 321 E , H01L 21/20

Patent cited by the Patent：

Cited by applicant (6)

半導体装置の製造方法
Gazette classification：公開公報 Application number：特願2009-034259 Applicant：富士通セミコンダクター株式会社
自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス
Gazette classification：公表公報 Application number：特願2009-552937 Applicant：インテルコーポレイション
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願2006-162134 Applicant：富士通株式会社

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Cited by examiner (5)

自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス
Gazette classification：公表公報 Application number：特願2009-552937 Applicant：インテルコーポレイション
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願2006-162134 Applicant：富士通株式会社
CVDエッチングおよび堆積シーケンスにより形成されるCMOSトランジスタ接合領域
Gazette classification：公表公報 Application number：特願2007-549723 Applicant：インテル・コーポレーション

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