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J-GLOBAL ID：201703018553175113

電界放出素子用エミッタの作製方法

Inventor： 長尾 昌善 ,  吉田 知也 ,  大崎 壽 ,  神田 信子 ,  中野 武雄
Applicant, Patent owner： 国立研究開発法人産業技術総合研究所 ,  学校法人成蹊学園
Agent (3)： 福田 賢三 ,  福田 伸一 ,  加藤 恭介
Gazette classification：特許公報
Application number (International application number)：2012187133
Publication number (International publication number)：2014044885
Patent number：6093968
Application date： Aug. 28, 2012
Publication date： Mar. 13, 2014
Claim (excerpt)：

【請求項1】 導電性基板自体であるか、基板上に形成された薄膜導体層である導体層上に順に積層された第一層、第二層に同一軸心の一連の透孔が形成され、該一連の透孔の底部には上記導体層の表面の一部が露呈している一方、上記第一層に形成される透孔の径が上記第二層に形成される透孔の径よりも大径である結果、該第二層の透孔の内周縁部近傍が半径方向内方に張り出して上記第一層に形成された透孔の開口に被さる庇となった構造を基本積層構造として得た後; 該基本積層構造に対し、イオン化スパッタリング法を用いてスパッタ粒子の堆積を図ることで、上記一連の透孔を介して露呈した上記導体層表面にエミッタを形成し、 上記のイオン化スパッタリング法は、電力を投入するオン時間と、これに続く電力無供給期間であるオフ時間との和を単位周期とし、該単位周期に対する該オン時間の比であるデューティ比を所定の値にして該単位周期を繰り返して行くデューティ制御によりパルス電源をオン・オフ駆動し、該オン時間中に出力する負の出力電圧によりプラズマを生成する高出力インパルスマグネトロンスパッタリング法であり、 上記プラズマに対し、上記基本積層構造の電位に対して正となるバイアス電圧を実効的に印加し、 上記プラズマに対し、上記基本積層構造の電位に対して正となる上記バイアス電圧の上記実効的な印加は、上記パルス電源の上記オフ時間中になされること; を特徴とする電界放出素子用エミッタの作製方法。

IPC (2)：

H01J 9/02 ( 200 6.01) ,  C23C 14/34 ( 200 6.01)

FI (2)：

H01J 9/02 B ,  C23C 14/34 S

Patent cited by the Patent：

Cited by examiner (3)

• 電界放射カソードの製造方法
  Gazette classification：公開公報   Application number：特願平5-267134   Applicant：大阪府, 関西日本電気株式会社
• スパッタリング装置および金属化構造体を製造する方法
  Gazette classification：公表公報   Application number：特願2011-502488   Applicant：オーシーオリコンバルザースエージー
• イオン化スパッタ装置
  Gazette classification：公開公報   Application number：特願2007-101174   Applicant：キヤノンアネルバ株式会社