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J-GLOBAL ID：201802224038720249   Reference number：18A1493531

A Study of 1+n/k Frequency Divider Based on Multi-Phase Clock

多相クロックに基づく1+n/k分周器の提案

Author (3)： YAHARA MITSUTOSHI (東海大学福岡短期大学) ,  FUJIMOTO KUNIAKI (東海大学基盤工学部電気電子情報工学科) ,  KIYOTA HIDEO (東海大学基盤工学部電気電子情報工学科)
Material： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
Volume： 138  Issue： 8  Page： 1060-1061(J-STAGE)  Publication year： 2018 
JST Material Number： S0810A  ISSN： 0385-4221  Document type： Article
Article type： 短報  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *frequency divider ,  *clock ,  *circuit simulation ,  phase locked loop ,  digital system
Semi thesaurus term： *多相クロック ,  digital PLL ,  1 + n / k分周器

Author keywords (6)： 分周器 ,  多相クロック ,  1+n/k ,  frequency divider ,  multi-phase clock ,  1+n/k

JST classification (1)： Frequency conversion circuits  (NC05030J)

Reference (4)：

• (1) K. Fujimoto, H. Sasaki, and M. Yahara: “A Dividing Ratio Changeable Digital PLL with Low Jitter Using a Multiphase Clock Divider”, IEEJ Trans. EIS, Vol. 129, No. 3, pp. 399-405 (2009) (in Japanese)
• 藤本邦昭・佐々木博文・矢原充敏:「多相クロック分周器に基づく低ジッタ特性の分周比可変型ディジタルPLL」,電学論C,Vol. 129, No. 3, pp. 399-405 (2009)
• (2) M. Yahara, K. Fujimoto, and H. Kiyota: “Multiple Frequency Digital Phase-Locked Loop Based on Multi-Phase Clock Divider with Constant Pulse Interval”, IEEJ Trans. EIS, Vol. 138, No. 4 (2018) (in Japanese)
• 矢原充敏・藤本邦昭・清田英夫:「多相クロック分周器に基づく一定パルス間隔の周波数逓倍型ディジタル位相同期ループ」,電学論C,Vol. 138, No. 4, (2018)

Terms in the title (4)： 多相 ,  クロック ,  分周器 ,  提案