特許
J-GLOBAL ID：201503010964193923

コントロールゲートに挿通する接続部を有するメモリアレイ

発明者：
丹沢 徹

丹沢 徹 について

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ムラコシ タモツ

ムラコシ タモツ について

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シムゴーダ,ディーパク

シムゴーダ,ディーパク について


出願人/特許権者：
マイクロン テクノロジー, インク.

マイクロン テクノロジー, インク. について


代理人 (2件)： 大菅 義之 ,  野村 泰久
公報種別：公表公報
出願番号（国際出願番号）：特願2015-530052
公開番号（公開出願番号）：特表2015-526910
出願日： 2013年08月29日
公開日（公表日）： 2015年09月10日
要約：
幾つかの実施形態は、基板と、本体を含むメモリセルストリングと、装置の或るレベル内でかつ本体のある部分に沿って配置されるセレクトゲートと、装置の他のレベル内でかつ本体の他のそれぞれの部分に沿って配置されるコントロールゲートとを有する装置及び方法を含む。こうした装置の少なくとも1つは、基板内のコンポーネント(例えば、トランジスタ)に対してセレクトゲート又は複数のコントロールゲートのうちの1つを結合させる導電性接続部を含む。接続部は、複数のコントロールゲートの少なくとも1つの一部分を挿通する部分を含み得る。【選択図】図1C
請求項（抜粋）：
装置であって、 基板と、 本体及び装置の異なるレベルに配置されるメモリセルを含むメモリセルストリングと、 前記基板の上方の第1の導電性材料であって、前記本体の第1の部分に対向する部分を含む、第1の導電性材料と、 前記基板の上方の第2の導電性材料であって、前記本体の第2の部分に対向する部分を含む、第2の導電性材料と、 前記第1の導電性材料の第1の接触エリア、及び、前記第1の導電性材料と前記基板との間に配置される第1の導電性接点に結合される第1の接続部と、 前記第2の導電性材料の第2の接触エリア、及び、前記第2の導電性材料と前記基板との間に配置される第2の導電性接点に結合される第2の接続部であって、前記第2の接続部は、前記第1の接触エリアと前記第2の接触エリアとの間で、かつ、装置の1つのレベルから別のレベルに延在するセグメントを含む、第2の接続部と を備える、装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (31件)：
5F083EP03 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER23 ,  5F083GA10 ,  5F083JA04 ,  5F083KA01 ,  5F083KA05 ,  5F083KA18 ,  5F083KA20 ,  5F083LA11 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083ZA04 ,  5F083ZA13 ,  5F101BA12 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE07 ,  5F101BH23
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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