特許
J-GLOBAL ID：201003066118354629

不揮発性半導体記憶装置

発明者：
上垣内 岳司

上垣内 岳司 について

, 
荒井 史隆

荒井 史隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-191762
公開番号（公開出願番号）：特開2010-034109
出願日： 2008年07月25日
公開日（公表日）： 2010年02月12日
要約：
【課題】占有面積を縮小化した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列に接続されたメモリセルMCを有するメモリセルアレイ層400と、メモリセルアレイ層400の下層に位置し且つメモリセルMCに印加する電圧を制御する制御回路層200と、制御回路層200とメモリセルアレイ層400とを電気的に接続する接続配線部500とを備える。メモリセルアレイ層400は、メモリセルMCを有する第1メモリセル領域40Aと、接続配線部500が設けられた接続領域40Cとを備える。第1メモリセル領域40Aは、ロウ方向に第1のピッチをもって繰り返し形成されている。接続領域40Cは、ロウ方向に隣り合う第1メモリセル領域40Aの間においてカラム方向に第2のピッチをもって繰り返し形成されている。【選択図】図1
請求項（抜粋）：
電気的に書き換え可能であり且つ直列に接続されたメモリセルを有するメモリセルアレイ層と、前記メモリセルアレイ層の下層に位置し且つ前記メモリセルに印加する電圧を制御する制御回路層と、前記制御回路層と前記メモリセルアレイ層とを電気的に接続する接続配線部とを備える不揮発性半導体記憶装置であって、 前記メモリセルアレイ層は、 前記メモリセルを有する第1メモリセル領域と、 前記接続配線部が設けられる接続領域と を備え、 前記第1メモリセル領域は、 積層方向に直交する第1方向に第1のピッチをもって繰り返し形成され、 前記接続領域は、 前記第1方向に隣り合う前記第1メモリセル領域の間において前記第1方向に直交する第2方向に第2のピッチをもって繰り返し形成されている ことを特徴とする不揮発半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (40件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP49 ,  5F083EP76 ,  5F083ER23 ,  5F083GA09 ,  5F083GA10 ,  5F083GA28 ,  5F083JA02 ,  5F083JA04 ,  5F083JA39 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083KA17 ,  5F083LA02 ,  5F083LA11 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01 ,  5F083ZA08 ,  5F101BA45 ,  5F101BA47 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD27 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE01 ,  5F101BE02 ,  5F101BE07
引用特許：
出願人引用 (3件) 審査官引用 (5件)
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