特許
J-GLOBAL ID：201003063350485633

不揮発性半導体記憶装置

発明者：
板垣 清太郎

板垣 清太郎 について

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岩田 佳久

岩田 佳久 について

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鬼頭 傑

鬼頭 傑 について

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青地 英明

青地 英明 について

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勝又 竜太

勝又 竜太 について

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仁田山 晃寛

仁田山 晃寛 について

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木藤 大

木藤 大 について

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田中 啓安

田中 啓安 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-248350
公開番号（公開出願番号）：特開2010-080729
出願日： 2008年09月26日
公開日（公表日）： 2010年04月08日
要約：
【課題】占有面積の増大を抑制したNAND型フラッシュメモリの不揮発性半導体記憶装置を提供する。【解決手段】メモリストリングMSは、各々のメモリブロックMB毎に、カラム方向にm列配列されている。ワード線導電層31a〜31dは、n層積層されている。ワード接続層51は、カラム方向に配列され、ワード線導電層31a〜31dのロウ方向の一端近傍へと片側から延びるように形成され、ワード線導電層31a〜31dにコンタクトプラグ511を介して接続され,(数式1)の関係を満たす。m≧n・・・(数式1)【選択図】図11
請求項（抜粋）：
直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第1領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第1方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、 各々の前記メモリブロックは、 前記第1領域に亘って前記基板に対して平行に広がると共に積層方向にn層形成され且つ複数の前記メモリストリングで共有される第1導電層と、 積層方向に延びると共に前記第1導電層を貫通するように形成され且つ各々の前記メモリストリング毎に設けられる第1半導体層と、 前記第1導電層と前記第1半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、 前記メモリストリングは、 前記第1半導体層、前記第1導電層の一部、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第1方向に直交する第2方向にm列配列され、 前記配線層は、前記第2方向に配列され、前記第1導電層の前記第1方向の一端近傍へと片側から延びるように形成され、且つ前記第1導電層にコンタクトプラグを介して接続され、 以下に示す(式1)の関係を満たすことを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 622E
Fターム (45件)：
5B125BA02 ,  5B125BA08 ,  5B125CA06 ,  5B125CA30 ,  5B125DA09 ,  5B125DB11 ,  5B125EA05 ,  5B125EC08 ,  5B125FA02 ,  5B125FA07 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER23 ,  5F083GA10 ,  5F083JA04 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083KA17 ,  5F083LA02 ,  5F083LA11 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F101BA45 ,  5F101BB02 ,  5F101BD02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD32 ,  5F101BD34 ,  5F101BE01 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BE12 ,  5F101BE14
引用特許：
出願人引用 (5件)
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審査官引用 (3件)
引用文献：
出願人引用 (3件) 審査官引用 (3件)

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