Rchr
J-GLOBAL ID：200901030034395777   Update date: Apr. 17, 2024

Yotsuyanagi Hiroyuki

ヨツヤナギ ヒロユキ | Yotsuyanagi Hiroyuki
Affiliation and department：
Tokushima University Institute of Technology and Science

About Tokushima University Institute of Technology and Science


Other affiliations (1)：
  • 徳島大学  理工学部理工学科 電気電子システムコース   准教授
Research field  (3)： Information networks ,  Computer systems ,  Electronic devices and equipment
Research keywords  (13)： 故障解析 ,  VLSIの設計とテスト ,  集積回路 ,  ディペンダブルコンピューティング ,  テスト容易化設計 ,  テスト生成 ,  LSIテスト ,  計算機工学 ,  検査 ,  論理回路 ,  design for testability ,  testing ,  Logic circuits
Research theme for competitive and other funds  (14)：
  • 2023 - 2026 Design for Testability for Electrical Tests of Interconnects between Dies after Shipment
  • 2023 - 2025 Full Life-cycle Reliability Design for Chiplet System
  • 2018 - 2021 On design-for-testability circuit design of pattern generation and propagation for detecting faults at interconnects in stacked ICs
  • 2017 - 2021 Open Defect Detection at Interconnects among IC Chips with Relaxation Oscilators
  • 2014 - 2017 Studies on Non-Scan based Synthesis for Testability and Test Generation from High-Level Design for LSIs
Show all
Papers (95)：
  • Yotsuyanagi Hiroyuki. Design for Testability Methods for Detecting Resistive Opens at Chip Interconnects. Journal of The Japan Institute of Electronics Packaging. 2023. 26. 2. 198-202
  • Hayato Miki, Eisuke Ohama, Hiroyuki Yotsuyanagi, Masaki Hashizume. Evaluation of a PUF Embedded in the Delay Testable Boundary Scan Circuit. 2023 International Technical Conference on Circuits/Systems, Computers, and Communications, ITC-CSCC 2023. 2023
  • Masao Ohmatsu, Yuto Ohtera, Yuki Ikiri, Hiroyuki Yotsuyanagi, Shyue-Kung Lu, Masaki Hashizume. Enhanced Interconnect Test Method for Resistive Open Defects in Final Tests with Relaxation Oscillators. 2022 IEEE 31st Asian Test Symposium (ATS). 2022
  • Masao Ohmatsu, Fumiya Sako, Yuki Ikiri, Hiroyuku Yotsuyanagi, Shyue Kung Lu, Masaki Hashizume. Detectability of Open Defects at Interconnects between Dies in 3D Stacked ICs with Relaxation Oscillators. 2022 IEEE CPMT Symposium Japan, ICSJ 2022. 2022. 94-95
  • Yotsuyanagi Hiroyuki, Hashizume Masaki. Delay Testable Design Using Modified Boundary Scan. Journal of The Japan Institute of Electronics Packaging. 2021. 24. 7. 663-667
ｍore...
MISC (161)：
  • On Test Time Reduction by Selecting Cells for Observing Delay Using Boundary Scan with Embedded TDC. Proceedings of JIEP Annual Meeting. 2021. 35. 18B2-02
  • 知野 遥香, 菊池 愁也, 四柳 浩之, 橋爪 正樹. TDC 組込み型バウンダリスキャンを用いる信号遅延監視システムの検討. エレクトロニクス実装学術講演大会講演論文集. 2020. 34. 4C1-04
  • 中西遼太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛. A study on temperature dependence on discrimination of resistive opens using machine learning-based anomaly detection. 電子情報通信学会技術研究報告. 2020. 119. 420(DC2019 86-97)(Web)
  • 池内 康祐, 神田 道也, 平井 智士, 四柳 浩之, 橋爪 正樹. バウンダリスキャンテスト回路を用いた待機モード時電気試験を可能にするTAPCの開発. エレクトロニクス実装学術講演大会講演論文集. 2019. 33. 12D1-01
  • 曽根田 伴奈, 神田 道也, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu. 電気試験法による実装基板内抵抗断線の出荷後検出法. マイクロエレクトロニクスシンポジウム論文集. 2019. 29. 131-134
ｍore...
Patents (6)：
ｍore...
Books (3)：
  • Verilog HDLで学ぶコンピュータアーキテクチャ
    コロナ社 2024 ISBN:9784339029406
  • Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications
    Springer 2015
  • LSIテスティングハンドブック
    オーム社 2008 ISBN:4274206327
Education (4)：
  • - 1998 Osaka University
  • - 1998 Osaka University Graduate School, Division of Engineering
  • - 1993 Osaka University School of Engineering
  • - 1993 Osaka University Faculty of Engineering
Professional career (1)：
  • Ph.D. (Osaka University)
Work history (6)：
  • 2017/04 - 現在 The University of Tokushima
  • 2016/04 - 2017/03 The University of Tokushima
  • 2007/04 - 2016/03 The University of Tokushima
  • 2005/06 - 2007 The University of Tokushima Faculty of Engineering
  • 2003/12 - 2005 The University of Tokushima Faculty of Engineering
Show all
Awards (15)：
  • 2022/06/15 - Japan Institute of Electronics Packaging 2022アカデミックプラザ賞 遅延故障検査容易化バウンダリスキャンにおける観測対象判別回路による検査時間短縮
  • 2022/02/24 - IEEE CASS Shikoku Chapter IEEE CASS Shikoku Chapter Best Paper Award Open Defect Detection Not Utilizing Boundary Scan Flip-Flops in Assembled Circuit Boards
  • 2021/04 - Tokushima University 教養教育賞 教養教育(一般教養教育科目群)
  • 2019/06/21 - International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC) Best Paper Award On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs
  • 2018/12/06 - 電子情報通信学会 ディペンダブルコンピューティング研究専門委員会 第5回研究会若手優秀講演賞 TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減
Show all
Association Membership(s) (3)：
エレクトロニクス実装学会 ,  電子情報通信学会 ,  IEEE
※ Researcher’s information displayed in J-GLOBAL is based on the information registered in researchmap. For details, see here.

Return to Previous Page

TOP

BOTTOM