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J-GLOBAL ID：201702238002302942   整理番号：17A0400501

CZTベースイメージングシステムのための10ビット1MS/sパイプラインSARA DCの設計【Powered by NICT】

Design of a 10-bit 1 MS/s pipelined SAR ADC for CZT-based imaging system

著者 (4件)： Xue F. (School of Computer Science and Technology, Northwestern Polytechnical University, Xi’an 710072, Shaanxi, China) ,  Wei X. (School of Computer Science and Technology, Northwestern Polytechnical University, Xi’an 710072, Shaanxi, China) ,  Gao W. (School of Computer Science and Technology, Northwestern Polytechnical University, Xi’an 710072, Shaanxi, China) ,  Hu Y. (Institut Pluridisciplinaire Hubert CURIEN, Strasbourg, France)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 59  ページ： 59-68  発行年： 2017年 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： CZTベースイメージングシステムのための10ビット1MS/sパイプラインSARA DCを提示した。A DCは二ビットSARベース乗算ディジタルアナログ変換器(MDAC)と4ビットSARA DC三パイプラインステージから構成されている。提案するA DCの性能を改善するために,いくつかの方法を提案した。剰余増幅器のオフセット電圧を除去できる新しい4ビットMDAC回路を提案した。第二に,ディジタル補正技術は,コンパレータのオフセット電圧により誘起された誤差を除去するために採用した。オフセット電圧を1/16以下Vrefである限り,オフセット電圧を補正することができた。第三に,デジタル較正技術はなど剰余増幅器のキャパシタ不整合,有限開ループ利得と有限利得帯域幅(GBW)による利得誤差をキャリブレーションした。プロトタイプチップを0.35μm CMOSプロセスで作製し,960×1260μm~2のコア面積を占めている。提案pipleined SARA DCは1MS/sサンプリング速度で55.6dBのSNDRを達成し,8.2mWの電力を消費する。提案するA DCの性能指数(FOM)は17.2pJ/変換ステップである。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： *利得 ,  DA変換器 ,  コンパレータ ,  帯域幅 ,  増幅器 ,  コンデンサ ,  不整合 ,  乗算 ,  ディジタル方式 ,  性能指数 ,  CMOS
準シソーラス用語： SNDR ,  サンプリング速度 ,  利得誤差 ,  オフセット電圧 , 【Automatic Indexing@JST】

著者キーワード (6件)： パイプラインSARA DC ,  CZT検出器 ,  フロントエンドエレクトロニクス ,  オフセット電圧 ,  ディジタル補正技術 ,  ディジタル較正技術

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： CZT ,  イメージングシステム ,  パイプライン ,  SARA ,  DC ,  設計