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J-GLOBAL ID：201702243667411847   整理番号：17A0328657

適応キャッシュサイズ管理によるバイアス温度不安定性緩和【Powered by NICT】

Bias Temperature Instability Mitigation via Adaptive Cache Size Management

著者 (4件)： Rohbani Nezam (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran) ,  Ebrahimi Mojtaba (Karlsruhe Institute of Technology, Karlsruhe, Germany) ,  Miremadi Seyed-Ghassem (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran) ,  Tahoori Mehdi B. (Karlsruhe Institute of Technology, Karlsruhe, Germany)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 3  ページ： 1012-1022  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： バイアス温度不安定性(BTI)は,ナノスケールにおける主要なCMOS信頼性問題の一つである。SRAMメモリーセル上のBTIの主な影響は,静的雑音余裕(SNM)の分解,故障への高い感受性をもたらす。キャッシュのBTIの影響を緩和するための種々の方法はアーキテクチャレベルで提案されている。しかし,かなりのオーバヘッドは,そのような技術の応用を制限している。最近の研究は,キャッシュ容量を活用することが一つの作業負荷及び作業負荷の中でさえも変化する広く示した。キャッシュ利用が低い場合には,大部分の細胞では,同じ値は非常に長い期間,BTIによるSNMを著しく劣化する,貯蔵である。本論文では,キャッシュミス率をモニターすることにより走行負荷キャッシュ要求に従ってキャッシュサイズを動的に調整する手法を提案する。未使用キャッシュ容量はエネルギー効率を増加させ,全キャッシュの老化を緩和する電力ゲート制御を行った。実験結果は,提案した方法は2.0%の性能ペナルティを犠牲にして,それぞれ,48.1%と33.3%保持と読取SNM劣化を低減することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 信頼性 ,  雑音余裕 ,  緩和現象 ,  走行 ,  ペナルティ ,  エネルギー効率 ,  SRAM ,  *キャッシュメモリ ,  電力 ,  記憶素子 ,  CMOS ,  ゲート制御 ,  ナノスケール
準シソーラス用語： キャッシュミス率 ,  *バイアス温度不安定性 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 適応 ,  キャッシュ ,  サイズ ,  バイアス温度不安定性 ,  緩和