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J-GLOBAL ID：201702246147142851   整理番号：17A0852237

MBレベル設計のための3D垂直RRAMアレイアーキテクチャの準解析的モデル【Powered by NICT】

Quasi-Analytical Model of 3-D Vertical-RRAM Array Architecture for MB-Level Design

著者 (6件)： Li Zhiwei (College of Electronic Science and Engineering, National University of Defense Technology, Changsha, China) ,  Chen Pai-Yu (School of Electrical, Computer and Energy Engineering, Arizona State University, Tempe, AZ, USA) ,  Liu Haijun (College of Electronic Science and Engineering, National University of Defense Technology, Changsha, China) ,  Li Qingjiang (College of Electronic Science and Engineering, National University of Defense Technology, Changsha, China) ,  Xu Hui (College of Electronic Science and Engineering, National University of Defense Technology, Changsha, China) ,  Yu Shimeng (School of Electrical, Computer and Energy Engineering, Arizona State University, Tempe, AZ, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 4  ページ： 1568-1574  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,MBレベルに対する3D垂直抵抗ランダムアクセスメモリ(V RRAM)をシミュレートする設計課題を検討した。相互接続IR降下とぬけ道は大規模VRRAMアレイを構築するための制限因子であることが知られている。VRRAMの書込み/読出し余裕度を評価する従来の手法では,徹底的なSPICEシミュレーション,膨大な計算資源を要するとしてMBレベル設計探査を禁止に基づいていた。本論文では,準解析モデルを提案し,それはシミュレーション時間と必要なメモリ使用量を低減することを目的とした。SPICEシミュレーション結果による検証を通して,提案したモデルは類似の精度を示した。提案した準解析的モデルに基づいて,MB4までの大きなアレイサイズによる三次元VRRAMの最悪ケースデータパターンを解析した。結果は,大きなサブアレイサイズを達成するための水平アレイサイズ拡大よりもスタック層の数を増加させるより効率的であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 記憶装置 ,  相互接続 ,  シミュレーション ,  *三次元 ,  許容量 ,  解析モデル ,  *モデル ,  *抵抗変化メモリ
準シソーラス用語： 計算資源 ,  読出し ,  *ReRAM , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： 設計 ,  3D ,  垂直 ,  RRAM ,  アレイ ,  アーキテクチャ ,  解析 ,  モデル