特許

J-GLOBAL ID：201703002857463057

ハッシュ関数計算装置および方法

発明者： 青木 孝 ,  宮崎 昭彦 ,  羽田野 孝裕 ,  戸川 望 ,  島崎 健太 ,  津田 俊隆 ,  朴 容震
出願人/特許権者： 日本電信電話株式会社 ,  学校法人早稲田大学
代理人 (3件)： 山川 政樹 ,  山川 茂樹 ,  小池 勇三
公報種別：公開公報
出願番号（国際出願番号）：特願2015-182843
公開番号（公開出願番号）：特開2017-058501
出願日： 2015年09月16日
公開日（公表日）： 2017年03月23日
要約：

【課題】十分な一様性を確保しつつ、回路規模を削減する。【解決手段】線形帰還シフトレジスタ11が、予め指定されたM系列に基づいて、入力レジスタ13でビット値Bを保持するごとにNビットの乱数データRを発生させ、排他的論理和回路12が、乱数データRと計算結果ACCとについてビットごとに排他的論理和を演算してNビットの演算結果Qを出力し、ACCレジスタ15が、入力レジスタ13で保持したビット値Bが1の場合にのみ、排他的論理和回路12からの演算結果Qを新たな計算結果ACCとして保持し、最終ビットまで取得して得られた計算結果ACCをハッシュ値OUTとして出力する。【選択図】 図1

請求項（抜粋）：

入力されたM(Mは2以上の整数)ビットの引数から、N(NはMより小さい整数)ビットのハッシュ値を計算して出力するハッシュ関数計算装置であって、 前記引数を先頭ビットから最終ビットまで1ビットずつ取得し、ビット値として順次保持する入力レジスタと、 予め指定されたM系列に基づいて、前記入力レジスタで前記ビット値を保持するごとにNビットの乱数データを発生させる線形帰還シフトレジスタと、 前記入力レジスタで保持した前記ビット値までの計算過程で得られたNビットの計算結果を保持するACCレジスタと、 前記乱数データと前記計算結果とについてビットごとに排他的論理和を演算してNビットの演算結果を出力する排他的論理和回路とを備え、 前記ACCレジスタは、前記入力レジスタのビット値が1の場合にのみ、前記排他的論理和回路からの演算結果を新たな計算結果として保持し、前記最終ビットまで取得して得られた前記計算結果を前記ハッシュ値として出力する ことを特徴とするハッシュ関数計算装置。

IPC (1件)：

G09C 1/00

FI (1件)：

G09C1/00 650Z

Fターム (9件)：

5J104AA16 ,  5J104AA18 ,  5J104AA32 ,  5J104EA08 ,  5J104JA01 ,  5J104NA12 ,  5J104NA38 ,  5J104NA39 ,  5J104PA14