文献

J-GLOBAL ID：200902115184742679   整理番号：02A0426757

システムLSIの設計技術と設計自動化 順序回路に対する消費電力削減のためのテストベクトル変更法

Design Technologies and Design Automation of Electronic Systems. Modifying Test Vectors to Reduce Power Dissipation for Sequential Circuits.

著者 (3件)： 樋上喜信 (愛媛大 工) ,  小林真也 (愛媛大 工) ,  高松雄三 (愛媛大 工)
資料名： 情報処理学会論文誌  (IPSJ Journal)
巻： 43  号： 5  ページ： 1269-1277  発行年： 2002年05月15日 
JST資料番号： Z0778A  ISSN： 0387-5806  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： CMOS順序回路のテスト時消費電力を削減するように,テストベ...

シソーラス用語： *順序回路 ,...
準シソーラス用語： 省エネルギー ,...

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分類 (3件)： CAD,CAM  (JE10000A) ,  論理回路  (NC05070B) ,  固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (13件)：

• 張凱. 組合せ回路における同時スイッチングゲート数の上界評価の一手法. 信学会論文誌A. 2000, 83, 387-395
• 上田祐彰. 遺伝的アルゴリズムによるCMOS論理回路の最大変化ゲート数の評価. 信学会論文誌D-I. 1995, 78, 367-375
• CORNO, F. A Test Pattern Generation Methodology for Low Power Consumption. Proc. VLSI Test Symp. 1999, 453-457
• DABHOLKAR, V. Techniques for Minimizing Power Dissipation in Scan and Combinational Circuits During Test Application. IEEE Trans. Computer-Aided Design. 1998, 17, 1325-1333
• GERSTENDORFER, S. Mmimized Power Consumption for Scan-based BIST. Proc. Int. Test Conf. 1999, 77-84

タイトルに関連する用語 (7件)： システムLSI ,  設計 ,  設計自動化 ,  順序回路 ,  消費電力 ,  テスト ,  ベクトル