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J-GLOBAL ID：200902204867399719   整理番号：06A0698323

Wallace乗算器の冗長設計

Redundant Design for Wallace Multiplier

著者 (2件)： NAMBA Kazuteru (Chiba Univ., Chiba-shi, JPN) ,  ITO Hideo (Chiba Univ., Chiba-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E89-D  号： 9  ページ： 2512-2524  発行年： 2006年09月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 加算器や論理演算回路などのデータ処理回路の歩留まりを上げるた...

シソーラス用語： *乗算器 ,...
準シソーラス用語： ビットスライス ,...

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分類 (2件)： 演算方式  (JC02020Z) ,  論理回路  (NC05070B)

引用文献 (9件)：

• HIRASE, J. Yield increase of VLSI after redundancy-repairing. Proc. Tenth Asian Test Symp., Nov. 2001. 2001, 353-358
• OTTAVI, M. Yield evaluation methods of SRAM arrays : A comparative study. Proc. IEEE Instrum. Measurement Tech. Conf., May 2004. 2004, 2, 1525-1530
• SCHOBER, V. Memory built-in self-repair using redundant words. Int'l Test Conf., 2001. 2001, 995-1001
• COWAN, B. On-chip repair and an ATE independent fusing methodology. IEEE Int. Test Conf., 2002. 2002, 178-186
• ZORIAN, Y. Embedded-memory test and repair : Infrastructure IP for SoC yield. IEEE Des. Test Comput. 2003, 20, 3, 58-65

タイトルに関連する用語 (3件)： 乗算器 ,  冗長 ,  設計