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J-GLOBAL ID：200902205406177273   整理番号：06A0412197

縦型ダブルゲートMOSFETデバイス技術

Vertical Double-Gate MOSFET Device Technology

著者 (5件)： 昌原明植 (産業技術総合研) ,  LIU Yongxun (産業技術総合研) ,  遠藤和彦 (産業技術総合研) ,  松川貴 (産業技術総合研) ,  鈴木英一 (産業技術総合研)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 126  号： 6  ページ： 702-707  発行年： 2006年06月01日 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年MOSFETの微細化に赤信号が灯りつつある。特に,短チャ...

シソーラス用語： *MOSFET ,...

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分類 (1件)： トランジスタ  (NC03070N)

引用文献 (10件)：

• (1) T. Sekigawa and Y. Hayashi : “Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate”, Solid-State Electron, Vol. 27, p. 827 (1984)
• (2) D. Hisamoto, W. Lee, J. Kedzierski, E. Anderson, H. Takeuchi, K. Asano, T. King, J. Bokor, and C. Hu : “A folded-channel MOSFET for deep-sub-tenth micron era”, Tech. Dig. IEDM, pp. 1032-1034, San Francisco, USA (1998-12)
• (3) M. Masahara, T. Matsukawa, K. Ishii, Y. Liu, H. Tanoue, K. Sakamoto, T. Sekigawa, H. Yamauchi, S. Kanemaru, and E. Suzuki : “15-nm-thick Si channel wall vertical double-gate MOSFET”, Tech. Dig. IEDM, pp. 949-951, San Francisco, USA (2002-12)
• (4) J. M. Hergenrother, et al. : “The vertical replacement-gate (VRG) MOSFET”, Tech. Dig. IEDM, pp. 73-75, Washington, USA (1999-12)
• (5) M. Masahara, Y. X. Liu, S. Hosokawa, T. Matsukawa, K. Ishii, H. Tanoue, K. Sakamoto, T. Sekigawa, H. Yamauchi, S. Kanemaru, and E. Suzuki : “Ultrathin channel vertical double-gate MOSFET fabricated by using ion-bombardment-retarded Etching”, IEEE Trans. Electron Devices, Vol. 51, No. 12, p. 2078 (2004)

タイトルに関連する用語 (2件)： 縦型 ,  ダブルゲートMOSFET