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J-GLOBAL ID：200902296820936114   整理番号：07A0875091

走査試験におけるキャプチャ電力低減のための新規のATPG手法

A Novel ATPG Method for Capture Power Reduction during Scan Testing

著者 (7件)： WEN Xiaoqing (Kyushu Inst. Technol., Iizuka, JPN) ,  KAJIHARA Seiji (Kyushu Inst. Technol., Iizuka, JPN) ,  MIYASE Kohei (Kyushu Inst. Technol., Iizuka, JPN) ,  SUZUKI Tatsuya (Kyushu Inst. Technol., Iizuka, JPN) ,  SALUJA Kewal K. (Univ. Wisconsin-Madison, WI, USA) ,  WANG Laung-Terng (SynTest Technol., Inc., CA, USA) ,  KINOSHITA Kozo (Osaka Gakuin Univ., Suita, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E90-D  号： 9  ページ： 1398-1405  発行年： 2007年09月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： テストベクトルへの応答が走査試験におけるフリップ-フロップに...

シソーラス用語： *回路試験 ,...
準シソーラス用語： 省エネルギー ,...

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (14件)：

• ABRAMOVICI, M. Digital Systems Testing and Testable Design. 1994
• WANG, L.-T. VirtualScan : A new compressed scan technology for test cost reduction. Proc. Int'l Test Conf., 2004. 2004, 916-925
• ZORIAN, Y. A distributed BIST control scheme for complex VLSI devices. Proc. VLSI Test Symp., 1993. 1993, 4-9
• GIRAD, P. Survey of low-power testing of VLSI circuits. IEEE Des. Test Comput. 2002, 19, 3, 82-92
• YOSHIDA, T. A new approach for low power scan testing. Proc. Intl. Test Conf., 2003. 2003, 480-487

タイトルに関連する用語 (5件)： 走査 ,  試験 ,  電力低減 ,  ATPG ,  手法