特許
J-GLOBAL ID：200903000000498535

半導体集積回路装置

発明者：
齋木 陽造

齋木 陽造 について

, 
青山 聡

青山 聡 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-300322
公開番号（公開出願番号）：特開2001-126474
出願日： 1999年10月22日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 ダブルデータレートモードを有しDLL回路を備えるシンクロナスDRAM等の出力位相同期特性を改善し、その消費電流を低減して、シンクロナスDRAM等及びこれを含むシステムの高速化及び低消費電力化を図る。【解決手段】 DLL回路DLLに含まれるダミー遅延回路DDLのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファCBと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。また、DLL回路DLLのダミー単位入力バッファを、クロックバッファCBの差動増幅回路DA1と実質同一の遅延特性を有し、定常的な動作電流を必要としないクロックドインバータに置き換えるとともに、位相比較回路PD及びダミー遅延回路DDLの前段に、分周回路DIV1及びDIV2をそれぞれ設け、DLL回路DLL及び位相比較回路PDの動作周期をクロック周期の四分の一とする。
請求項（抜粋）：
第1の外部端子から入力されるクロック信号をもとに、第1の内部クロック信号を生成するクロック入力回路と、第2の内部クロック信号に従って、第2の外部端子から所定の出力信号を出力する出力回路と、上記第2の外部端子における上記出力信号の位相と上記第1の外部端子における上記クロック信号の位相とが同期すべく上記第1の内部クロック信号を遅延させ、上記クロック信号と所定の位相関係を有する上記第2の内部クロック信号を生成するDLL回路とを具備するものであって、かつ、上記DLL回路が、その上記第1の内部クロック信号に対する遅延時間が所定のバイアス電圧の電位に応じて選択的に切り換えられる可変遅延回路と、上記出力回路、及び該出力回路の出力端子から上記第2の外部端子までの信号経路と実質同一の遅延特性を有し、上記第2の内部クロック信号をもとに第3の内部クロック信号を生成するダミー出力回路、ならびに、上記クロック入力回路、及び上記第1の外部端子から上記クロック入力回路までの信号経路と実質同一の遅延特性を有し、上記第3の内部クロック信号をもとに第4の内部クロック信号を生成するダミー入力回路を含むダミー遅延回路と、実質的な上記第1の内部クロック信号と上記第4の内部クロック信号の位相を比較し、その位相差に応じて上記バイアス電圧の電位を制御する位相比較回路とを含んでなることを特徴とする半導体集積回路装置。
FI (2件)：
G11C 11/34 362 S ,  G11C 11/34 354 C
Fターム (5件)：
5B024AA01 ,  5B024AA15 ,  5B024BA21 ,  5B024BA29 ,  5B024CA11
引用特許：
審査官引用 (6件)
  • 集積回路装置
    公報種別：公開公報   出願番号：特願平9-287222   出願人：富士通株式会社
  • DLL回路を有する集積回路装置
    公報種別：公開公報   出願番号：特願平10-293545   出願人：富士通株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平10-014388   出願人：富士通株式会社
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