特許
J-GLOBAL ID：200903000339078390

半導体記憶装置

発明者：
柴田 浩行

柴田 浩行 について

, 
清田 幸義

清田 幸義 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2005-307511
公開番号（公開出願番号）：特開2007-115362
出願日： 2005年10月21日
公開日（公表日）： 2007年05月10日
要約：
【課題】低電源電圧で動作するためのチップ面積の増大を押さえる。【解決手段】メモリセルのデータのリード・ライト動作をSRAMで発生するタイミング信号ICLに基づいて制御する。電源電圧低レベル検知回路LSENは、SRAMの電源電圧レベルが通常である場合には第1の信号を選択し、低電圧である場合には第2の信号を選択するように低電圧検出信号FLGBを出力する。第1の信号は、外部のクロック信号CLKに同期する所定のパルス幅を有し、第2の信号は、クロック信号CLKに同期し、クロック信号CLKと同じデューティ比を有する。タイミング調整回路TGEN1は、低電圧検出信号FLGBに基づいて第1および第2の信号のいずれか一方を生成してタイミング信号ICLとして出力する。【選択図】図1
請求項（抜粋）：
メモリセルのデータのリード・ライト動作を内部クロック信号のタイミングに基づいて制御する半導体記憶装置であって、 前記内部クロック信号のタイミングを設定するための選択信号を出力する設定回路と、 外部から供給される外部クロック信号に同期する所定のパルス幅を有する第1の信号と、前記外部クロック信号に同期し、前記外部クロック信号と同じデューティ比を有する第2の信号とのいずれか一方を前記選択信号によって生成して前記内部クロック信号として出力するタイミング調整回路と、 を備えることを特徴とする半導体記憶装置。
IPC (1件)：
G11C 11/417
FI (1件)：
G11C11/34 305
Fターム (6件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ02 ,  5B015JJ24 ,  5B015KB73 ,  5B015KB82
引用特許：
出願人引用 (1件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平10-097079   出願人：株式会社日立製作所
審査官引用 (7件)
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