半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：岩橋文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-331241
公開番号（公開出願番号）：特開2001-148435
出願日： 1999年11月22日
公開日（公表日）： 2001年05月29日
要約：

【要約】【課題】 CVD酸化膜を開口する時のオーバーエッチングを防止し、耐圧や電流増幅率の安定化が図れる半導体装置の製造方法の提供。【解決手段】選択酸化膜4に囲まれたベース領域12の表面に、MOSトランジスタのゲート電極に用いるポリシリコン膜6をリング状に形成し、リング状のポリシリコン膜6の内側にエミッタ領域11を形成することにより、MOS型トランジスタのドレインコンタクト15及びソースコンタクト16と、バイポーラトランジスタのエミッタコンタクト17におけるCVD酸化膜14の膜厚を均一化し、コンタクト窓をエッチングする時のバラツキを抑制できる。

請求項（抜粋）：

一導電型の半導体基板に、逆導電型の第1のウェル領域および一導電型の第2のウェル領域を形成する第1の工程と、次に、前記第1のウェル領域内の表面における第3の領域を囲むように選択酸化膜を形成する第2の工程と、次に、前記第3の領域内にイオン注入を行って一導電型のベース領域を形成する第3の工程と、次に、前記第3の領域内の第4の領域と第5の領域を包囲し且つ前記第3の領域内に収容された酸化膜とポリシリコン膜とによる第1の積層パターンを形成するとともに、酸化膜とポリシリコン膜とによる第2の積層パターンを前記第2のウェル領域内に形成する第4の工程と、次に、イオン注入を用いて第2の積層パターンを挟んだ位置に逆導電型のソース領域並びにドレイン領域を形成するとともに、前記第4の領域をマスクして前記第5の領域内の前記ベース領域にエミッタ領域を形成する第5の工程と、次に、一面にCVD酸化膜を堆積し平坦化する第6の工程と、その後、前記CVD酸化膜の所定箇所を開口したのち電極パターンを形成する第7の工程とを有した半導体装置の製造方法。

IPC (5件)：

H01L 21/8249 , H01L 27/06 , H01L 21/28 , H01L 21/331 , H01L 29/73

FI (3件)：

H01L 21/28 L , H01L 27/06 321 F , H01L 29/72

Fターム (37件)：

4M104BB02 , 4M104CC01 , 4M104DD07 , 4M104DD17 , 4M104DD19 , 4M104FF21 , 4M104GG06 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104GG15 , 4M104HH12 , 5F003BA11 , 5F003BA29 , 5F003BE02 , 5F003BE05 , 5F003BH06 , 5F003BH18 , 5F003BH93 , 5F003BJ15 , 5F003BM01 , 5F003BP94 , 5F048AA07 , 5F048AA10 , 5F048AC05 , 5F048AC07 , 5F048BA01 , 5F048BB05 , 5F048BE03 , 5F048BF02 , 5F048BF03 , 5F048BF16 , 5F048BG12 , 5F048CA01 , 5F048CA12 , 5F048DA08 , 5F048DA25

引用特許：

審査官引用 (7件)

特開平2-199868
バイポーラトランジスタ及び半導体集積回路装置
公報種別：公開公報出願番号：特願平10-146241 出願人：セイコーインスツルメンツ株式会社
半導体装置及び半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-040020 出願人：ソニー株式会社

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