特許
J-GLOBAL ID:200903001183868014
半導体装置とその製造方法
発明者:
,
,
出願人/特許権者:
代理人 (2件):
高橋 敬四郎
, 来山 幹雄
公報種別:公開公報
出願番号(国際出願番号):特願2004-118948
公開番号(公開出願番号):特開2005-303123
出願日: 2004年04月14日
公開日(公表日): 2005年10月27日
要約:
【課題】 新規な特徴を有するダイレクトトンネルメモリを提供する。【解決手段】 半導体装置は、半導体基板と、前記半導体基板に形成され、選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域と、前記選択トランジスタ領域のチャネル部の上に形成されたゲート絶縁膜と、前記直接トンネル素子領域の一部上に形成され、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜と、前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上に形成された連続したフローティングゲート電極と、前記フローティングゲート電極の表面上に形成された電極間絶縁層と、前記電極間絶縁層を介して前記フローティングゲート電極と対向するコントロールゲート電極と、前記選択トランジスタ領域のチャネル部の両側に形成され、前記トンネル絶縁膜と重なりを有さない1対のソース/ドレイン領域と、を有する。【選択図】 図10
請求項(抜粋):
半導体基板と、
前記半導体基板に形成され、選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域と、
前記選択トランジスタ領域のチャネル部の上に形成されたゲート絶縁膜と、
前記直接トンネル素子領域の一部上に形成され、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜と、
前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上に形成された連続したフローティングゲート電極と、
前記フローティングゲート電極の表面上に形成された電極間絶縁層と、
前記電極間絶縁層を介して前記フローティングゲート電極と対向するコントロールゲート電極と、
前記選択トランジスタ領域のチャネル部の両側に形成され、前記トンネル絶縁膜と重なりを有さない1対のソース/ドレイン領域と、
を有する半導体装置。
IPC (4件):
H01L21/8247
, H01L27/115
, H01L29/788
, H01L29/792
FI (2件):
H01L29/78 371
, H01L27/10 434
Fターム (38件):
5F083EP02
, 5F083EP22
, 5F083EP32
, 5F083EP42
, 5F083ER03
, 5F083ER09
, 5F083ER14
, 5F083ER19
, 5F083ER22
, 5F083ER30
, 5F083JA02
, 5F083JA05
, 5F083JA19
, 5F083JA35
, 5F083JA39
, 5F083JA40
, 5F083MA06
, 5F083MA19
, 5F083NA01
, 5F083PR34
, 5F083PR43
, 5F083PR44
, 5F083PR53
, 5F083PR54
, 5F083ZA12
, 5F101BA24
, 5F101BA29
, 5F101BA35
, 5F101BB02
, 5F101BC01
, 5F101BD07
, 5F101BD22
, 5F101BD35
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BH16
, 5F101BH21
引用特許:
出願人引用 (2件)
-
半導体記憶装置
公報種別:公開公報
出願番号:特願平10-322034
出願人:富士通株式会社
-
USP6,195,292
審査官引用 (10件)
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