特許
J-GLOBAL ID：200903048620825580

半導体記憶装置とその制御方法

発明者：
二木 俊郎

二木 俊郎 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2000-276398
公開番号（公開出願番号）：特開2002-093925
出願日： 2000年09月12日
公開日（公表日）： 2002年03月29日
要約：
【要約】【課題】 高速動作が可能でセルサイズが小さくランダムアクセス可能な半導体記憶装置とその制御方法を提供する。【解決手段】 半導体基板上に形成されキャリアがトンネル現象により通過できる厚さを有するトンネル酸化膜と、ソース及びドレインのいずれにも重複しないよう上記トンネル酸化膜の上に形成され、電圧を印加しない状態におけるフェルミ準位がチャネル領域における禁制帯に位置する浮遊ゲートとを含む複数のダイレクトトンネルメモリセル51と、複数のワード線15,17及びビット線21,25を有する半導体記憶装置であって、各々のソースは互いに接続され共通した接地電圧が供給されることを特徴とする半導体記憶装置とその制御方法を提供する。
請求項（抜粋）：
半導体基板上に形成された複数のメモリセルと、複数のワード線及びビット線を有する半導体記憶装置であって、各々の前記メモリセルは、前記半導体基板においてチャネル領域に隣接するよう形成されたソース領域と、 前記半導体基板において前記チャネル領域を挟んで前記ソース領域と対向するよう形成されると共に、いずれか一つの前記ビット線に接続されたドレイン領域と、前記半導体基板の上であって、かつ前記チャネル領域の上に形成され、キャリアがトンネル現象により通過できる厚さを有するトンネル絶縁膜と、前記ソース領域及び前記ドレイン領域のいずれにも重複しないよう前記トンネル絶縁膜の上に形成される浮遊ゲートと、前記浮遊ゲートを覆うよう前記浮遊ゲートの上に形成されたゲート絶縁膜と、前記ソース領域及び前記ドレイン領域の双方と接するか、または前記双方に対して部分的に重なるよう前記ゲート絶縁膜の上に形成されると共に、いずれか一つの前記ワード線に接続された制御ゲートとを備え、各々の前記ソース領域は互いに接続され共通電圧が供給されることを特徴とする半導体記憶装置。
IPC (6件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115
FI (5件)：
H01L 29/78 371 ,  G11C 17/00 611 E ,  G11C 17/00 612 E ,  G11C 17/00 622 A ,  H01L 27/10 434
Fターム (36件)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD03 ,  5B025AD04 ,  5B025AD08 ,  5B025AD09 ,  5B025AE00 ,  5B025AE05 ,  5F001AA25 ,  5F001AA61 ,  5F001AA63 ,  5F001AB03 ,  5F001AC01 ,  5F001AE02 ,  5F001AE03 ,  5F001AE04 ,  5F083EP25 ,  5F083EP26 ,  5F083EP27 ,  5F083EP42 ,  5F083EP77 ,  5F083ER22 ,  5F083GA01 ,  5F083GA05 ,  5F083GA09 ,  5F083LA10 ,  5F083LA17 ,  5F101BA07 ,  5F101BA34 ,  5F101BA36 ,  5F101BB04 ,  5F101BC01 ,  5F101BE02 ,  5F101BE05 ,  5F101BE11
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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