特許

J-GLOBAL ID：200903001405208557

勾配付き組み込みシリコン-ゲルマニウムのソース-ドレイン及び/又は延長部をもつ、歪みP型MOSFETの構造及びこれを製造する方法

発明者： フイロン・チュー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (3件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2005-183624
公開番号（公開出願番号）：特開2006-019727
出願日： 2005年06月23日
公開日（公表日）： 2006年01月19日
要約：

【課題】歪みシリコンをもつP型MOSFETの構造及びこれを製造する方法を提供する。【解決手段】P型MOSFETは、ゲート110を絶縁体で封止し、ゲルマニウム含有層を側壁105の外側に成層させ、次いで、アニーリング又は酸化により、ゲルマニウムを絶縁体上シリコン層又はバルクシリコンの中に拡散させて、勾配付き組み込みシリコン-ゲルマニウムのソース-ドレイン40及び/又は延長部(geSiGe-SDE)を形成する。SOIデバイスにおいては、geSiGe-SDEは、水平方向の(ゲート誘電面に対して平行な)圧縮応力と、垂直方向の(該ゲート誘電面に対して直角の)引張り応力とをPMOSFETのチャネルに生成し、これによって、PMOSFET性能を向上させる構造を形成する。【選択図】図1

請求項（抜粋）：

PMOSFETを形成する方法であって、 埋め込み絶縁体層と前記埋め込み絶縁体層の上のSOI層とを有するSOIウェハーを準備し、 ゲート絶縁体層を前記SOI層の上方に形成し、 下側にチャネルを有するトランジスタゲートを前記SOI層の上に形成し、 絶縁体側壁を前記ゲートの第1の側面及び第2の側面に形成し、 ドーパントを含有するドーピング層を、前記SOI層上で前記絶縁体側壁に隣接してエピタキシャル形成し、 前記ドーパントを前記ドーピング層から前記SOI層の中に拡散させ、これによって、SOI表面に対して平行な水平方向の圧縮応力と、前記SOI表面に対して直角の垂直方向の引張り応力とを前記チャネルに生成し、 前記PMOSFETを完成させる、 ステップを含む方法。

IPC (3件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 29/78

FI (4件)：

H01L29/78 618Z ,  H01L29/78 301S ,  H01L29/78 616L ,  H01L29/78 616V

Fターム (48件)：

5F110AA01 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE31 ,  5F110FF02 ,  5F110GG02 ,  5F110GG06 ,  5F110GG12 ,  5F110GG32 ,  5F110HJ01 ,  5F110HJ02 ,  5F110HJ13 ,  5F110HJ16 ,  5F110HJ22 ,  5F110HK08 ,  5F110HK32 ,  5F110HM02 ,  5F110QQ11 ,  5F140AA24 ,  5F140AC01 ,  5F140AC28 ,  5F140AC36 ,  5F140BA01 ,  5F140BC05 ,  5F140BD05 ,  5F140BD07 ,  5F140BD09 ,  5F140BD11 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG14 ,  5F140BG38 ,  5F140BG39 ,  5F140BH06 ,  5F140BH13 ,  5F140BH27 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK09 ,  5F140BK11 ,  5F140BK13 ,  5F140BK16 ,  5F140BK18 ,  5F140BK21 ,  5F140BK34

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2002-123576   出願人：三洋電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-159996   出願人：株式会社東芝
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-237286   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願平9-252449   出願人：株式会社東芝