特許
J-GLOBAL ID：200903001554528815

薄膜トランジスタ及びその製造方法

発明者：
▲高▼橋 健治

▲高▼橋 健治 について

, 
林 享

林 享 について


出願人/特許権者：
キヤノン株式会社

キヤノン株式会社 について


代理人 (2件)： 西山 恵三 ,  内尾 裕一
公報種別：公開公報
出願番号（国際出願番号）：特願2008-012593
公開番号（公開出願番号）：特開2009-176865
出願日： 2008年01月23日
公開日（公表日）： 2009年08月06日
要約：
【課題】酸化物半導体を半導体層に用いた薄膜トランジスタの伝達特性におけるハンプの発現を抑制する。【解決手段】基板1上に、第1のゲート電極2が形成され、第1のゲート電極2を覆うように第1のゲート絶縁層3が形成され、ゲート絶縁層3の上に酸化物半導体からなる半導体層4が形成され、半導体層4の上に第2のゲート絶縁層7が形成され、第2のゲート絶縁層7の上に、第1のゲート電極2と同じ厚さか、より厚い第2のゲート電極8が形成され、半導体層4と接続してドレイン電極6及びソース電極5が形成される。【選択図】図5
請求項（抜粋）：
基板上に、第1のゲート電極が形成され、 該第1のゲート電極を覆うように第1のゲート絶縁層が形成され、 該第1のゲート絶縁層の上に酸化物半導体からなる半導体層が形成され、 該半導体層の上に第2のゲート絶縁層が形成され、 該第2のゲート絶縁層の上に第2のゲート電極が形成され、 前記半導体層と接続してドレイン電極及びソース電極が形成され、 前記第2のゲート電極の厚さは前記第1のゲート電極の厚さ以上の厚さを有することを特徴とする薄膜トランジスタ。
IPC (2件)：
H01L 29/786 ,  H01L 21/28
FI (5件)：
H01L29/78 617N ,  H01L29/78 618B ,  H01L29/78 617M ,  H01L29/78 617T ,  H01L21/28 301B
Fターム (54件)：
4M104AA06 ,  4M104AA09 ,  4M104AA10 ,  4M104BB16 ,  4M104BB36 ,  4M104CC05 ,  4M104EE03 ,  4M104EE05 ,  4M104EE16 ,  4M104EE17 ,  4M104FF01 ,  4M104GG09 ,  5F110AA02 ,  5F110AA14 ,  5F110AA26 ,  5F110BB01 ,  5F110CC10 ,  5F110DD01 ,  5F110DD02 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE07 ,  5F110EE11 ,  5F110EE14 ,  5F110EE30 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF05 ,  5F110FF27 ,  5F110FF28 ,  5F110FF29 ,  5F110GG04 ,  5F110GG06 ,  5F110GG07 ,  5F110GG15 ,  5F110GG25 ,  5F110GG42 ,  5F110GG43 ,  5F110HK07 ,  5F110HK14 ,  5F110HK33 ,  5F110HL01 ,  5F110HL11 ,  5F110HL22 ,  5F110HL23 ,  5F110NN04 ,  5F110NN24 ,  5F110NN35 ,  5F110QQ12
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM