半導体素子の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：笹島富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-077352
公開番号（公開出願番号）：特開2002-025931
出願日： 2001年03月19日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】不純物の拡散速度増加を防止し、高品質のエピタキシャルシリコン層チャネルを得られる半導体素子の製造方法を提供する。【解決手段】半導体基板21の表面に低エネルギー不純物イオン注入を実施してデルタドーピング層23を形成する第1ステップと、第1ステップを行った半導体基板21の上面全体にレーザー熱処理を実施して、デルタドーピング層23にイオン注入された不純物を活性化させる第2ステップと、第2ステップを行った半導体基板21の上面全体上に選択的エピタキシャル成長法を利用してエピタキシャルシリコン層25を形成する第3ステップと、エピタキシャルシリコン層25上にゲート酸化膜26及びゲート電極27を形成する第4ステップと、ゲート電極27の両側にソース/ドレイン領域29を形成する第5ステップと、を含んでなる。

請求項（抜粋）：

半導体基板表面に低エネルギー不純物イオン注入を実施して、デルタドーピング層を形成する第1ステップと、上記第1ステップによりデルタドーピング層が形成された半導体基板の上面全体にレーザー熱処理を実施して、上記デルタドーピング層にイオン注入された不純物を活性化させる第2ステップと、上記第2ステップにより不純物が活性化された半導体基板の上面全体に、選択的エピタキシャル成長法を利用してエピタキシャルシリコン層を形成する第3ステップと、上記エピタキシャルシリコン層上に、ゲート酸化膜及びゲート電極を形成する第4ステップと、上記ゲート電極の両側面の半導体基板にソース/ドレイン領域を形成する第5ステップと、を含んでなることを特徴とする半導体素子の製造方法。

IPC (9件)：

H01L 21/265 602 , H01L 21/265 , H01L 21/265 604 , C23C 14/48 , C23C 16/24 , H01L 21/20 , H01L 21/205 , H01L 29/78 , H01L 21/336

FI (9件)：

H01L 21/265 602 B , H01L 21/265 602 C , H01L 21/265 604 Z , C23C 14/48 A , C23C 16/24 , H01L 21/20 , H01L 21/205 , H01L 29/78 301 H , H01L 29/78 301 Y

引用特許：

審査官引用 (8件)

特開昭56-024954
pMOSの製造方法、及びCMOSの製造方法
公報種別：公開公報出願番号：特願平8-049206 出願人：沖電気工業株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-102867 出願人：株式会社東芝

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