特許
J-GLOBAL ID：200903002774227170
インタフェース回路
発明者：
出願人/特許権者：
代理人 (2件)：
恩田 博宣
, 恩田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2007-093851
公開番号（公開出願番号）：特開2008-250841
出願日： 2007年03月30日
公開日（公表日）： 2008年10月16日
要約：
【課題】データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することができるメモリインタフェース回路を提供すること。【解決手段】遅延回路35はデータストローブ信号DQSを遅延させて遅延信号D1を出力する。アンド回路36は、その遅延信号とデータストローブ信号DQSとを論理積演算し、その演算結果を第1のストローブ信号DQSdとして出力する。インバータ回路37は、第1のストローブ信号DQSdを入力し、その第1のストローブ信号DQSdと相補な第2のストローブ信号Ddxを出力する。第1FF32は、第1のストローブ信号DQSdに基づいてデータDQをラッチし、第2FF33は、第2のストローブ信号Ddxに基づいてデータDQをラッチする。【選択図】図2
請求項（抜粋）：
データストローブ信号を遅延させた遅延信号を生成する遅延回路と、
前記データストローブ信号と前記遅延信号とを論理積演算し、その演算結果を第1のストローブ信号として出力する第1の論理回路と、
前記第1のストローブ信号を入力し、その第1のストローブ信号と相補な第2のストローブ信号を生成する第2の論理回路と、
前記第1のストローブ信号に基づいて前記データをラッチする第1のラッチ回路と、
前記第2のストローブ信号に基づいて前記データをラッチする第2のラッチ回路と、
を備えたことを特徴とするインタフェース回路。
IPC (1件)：
FI (2件)：
G06F12/00 564A
, G06F12/00 597D
出願人引用 (5件)
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審査官引用 (5件)
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