特許
J-GLOBAL ID：200903055417811170

メモリインターフェイス制御回路

発明者：
青木 睦

青木 睦 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (4件)： 山下 穣平 ,  志村 博 ,  永井 道雄 ,  山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願2004-092268
公開番号（公開出願番号）：特開2005-276396
出願日： 2004年03月26日
公開日（公表日）： 2005年10月06日
要約：
【課題】 RAMの配置制限を緩和し、グリッジノイズ耐性にすぐれた、メモリインターフェース制御回路を提供する。【解決手段】 可変遅延回路4は、データストローブ信号の遅延を調整し、制御回路13は、補助信号を生成し、可変遅延回路3は、補助信号SDFの遅延を調整し、マスク生成回路5は、遅延されたデータストローブ信号及び遅延された補助信号を基に、マスク信号を生成し、論理積回路6は、遅延されたデータストローブ信号にマスク信号を適用することにより、グリッジのないデータストローブ信号を生成する。ライトアドレス信号生成回路7で、グリッジのないデータストローブ信号を基に、フリップフロップ群9を制御する制御信号を生成し、フリップフロップ群9は、制御信号に従って読出しデータを格納する。セレクタ10は、リードアドレス信号に従って、フリップフロップ群9からのデータを選択する。【選択図】 図6
請求項（抜粋）：
リードコマンドを入力してから所定遅延時間が経過した後にバーストデータを出力し、前記リードコマンドの入力後に始まり前記バーストデータの出力が始まる直前に終了する所定期間にプリアンブル状態となり、前記バーストデータの出力期間においては前記バーストデータの各タイムスロット毎に変化するトグル状態となり、前記バーストデータの出力期間の直後から所定期間ポストアンブル状態となるデータストローブ信号を出力するメモリから前記バーストデータ中の各タイムスロットのデータを読み出すメモリインターフェース制御回路において、 前記データストローブ信号を基に、前記バーストデータの各タイムスロットのデータの確定期間にトグルし、該トグルが終了した時から、早くとも、前記バーストデータ中の各タイムスロットのデータを一時的に保持するバッファ回路から前記バーストデータの全タイムスロットのデータの読出しが終了する時までの期間、トグル終了時のレベルを維持する第2次データストローブ信号を生成する第2次データストローブ信号生成回路を備えることを特徴とするメモリインターフェース制御回路。
IPC (1件)：
G11C11/407
FI (2件)：
G11C11/34 354Z ,  G11C11/34 362S
Fターム (12件)：
5M024AA22 ,  5M024AA49 ,  5M024BB27 ,  5M024BB33 ,  5M024DD83 ,  5M024JJ03 ,  5M024JJ34 ,  5M024JJ48 ,  5M024KK35 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07
引用特許：
出願人引用 (9件)
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審査官引用 (6件)
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