特許
J-GLOBAL ID：200903003195468472
薄膜トランジスタおよび接合構造
発明者：
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出願人/特許権者：
代理人 (1件)：
須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平9-253056
公開番号（公開出願番号）：特開平11-097691
出願日： 1997年09月18日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 製造プロセスの低温化が可能で生産性の高い構造を有するpoly-Si半導体膜を用いた薄膜トランジスタを提供する。【解決手段】 本発明の薄膜トランジスタは、少なくとも表面が絶縁性を呈する基板111と、基板111上に配設されたイントリンシックな多結晶質シリコンからなり、第1の領域112aと、第1の領域112aを挟むような第2の領域112bとを有する半導体膜112と、半導体膜112の第1の領域112aを覆うように配設されたゲート絶縁膜113と、ゲート絶縁膜113を介して半導体膜112の第1の領域112aと対向するように配設されたゲート電極114と、半導体膜112の第2の領域112bのゲート絶縁膜113側の面と端面とを覆うように配設されたシリサイド層115と、シリサイド層15を介して半導体膜112と接合したソース電極117s、ドレイン電極117dとを具備する。このような構造により、半導体膜への不純物の添加、活性化が不要もしくは低濃度かつ低温ですみ、生産性を向上することができる。
請求項（抜粋）：
イントリンシックな多結晶質シリコンからなり、第1の領域と、前記第1の領域を挟むような第2の領域とを有する半導体膜と、前記半導体膜の前記第1の領域を覆うように配設されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体膜の前記第1の領域と対向するように配設されたゲート電極と、前記半導体膜の前記第2の領域の前記ゲート絶縁膜側の面と端面とを覆うように配設されたシリサイド層とを具備したことを特徴とする薄膜トランジスタ。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 616 S
, H01L 29/78 616 A
, H01L 29/78 616 M
, H01L 29/78 617 A
, H01L 29/78 627 F
