特許

J-GLOBAL ID：200903003384000015

半導体装置及びその製造方法

発明者： 宮下 桂
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186986
公開番号（公開出願番号）：特開2001-015745
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】接合容量を低減し、かつ接合リーク電流の発生を抑制する。【解決手段】エピタキシャル成長によりシリコン基板11上にファセット17を有するエレベーテッド・ソース・ドレイン16を形成し、第1のゲート側壁14とファセット17との間に隙間18を形成する。この隙間18からイオン注入をし、ソース・ドレイン・エクステンション領域15の側面にのにみハロー領域19を形成する。

請求項（抜粋）：

半導体基板上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された第1のゲート側壁と、前記半導体基板の表面に形成されたソース・ドレイン・エクステンション領域と、前記ソース・ドレイン・エクステンション領域上に形成されたエレベーテッド・ソース・ドレインと、前記ソース・ドレイン・エクステンション領域の側面にのみ形成されたハロー領域と、前記第1のゲート側壁の側面に形成された第2のゲート側壁と、前記半導体基板内に形成されたディープ・ソース・ドレインとを有することを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/336

FI (3件)：

H01L 29/78 301 S ,  H01L 21/265 604 M ,  H01L 29/78 301 L

Fターム (30件)：

5F040DA00 ,  5F040DA12 ,  5F040DC01 ,  5F040DC10 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC09 ,  5F040EC13 ,  5F040ED03 ,  5F040ED04 ,  5F040EE05 ,  5F040EF01 ,  5F040EF02 ,  5F040EH02 ,  5F040EH07 ,  5F040EM01 ,  5F040EM02 ,  5F040FA03 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA17 ,  5F040FA19 ,  5F040FB02 ,  5F040FC06 ,  5F040FC13 ,  5F040FC14 ,  5F040FC19

引用特許：

審査官引用 (4件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-025860   出願人：三菱電機株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-193347   出願人：日本電気株式会社
• 非対称MOSデバイスおよびその製造方法
  公報種別：公開公報   出願番号：特願平7-347275   出願人：サン・マイクロシステムズ・インコーポレーテッド
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-152211   出願人：三洋電機株式会社