特許
J-GLOBAL ID：200903003769461676

半導体装置及びその製造方法

発明者：
菅井 和己

菅井 和己 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-029720
公開番号（公開出願番号）：特開2000-228446
出願日： 1999年02月08日
公開日（公表日）： 2000年08月15日
要約：
【要約】【課題】 ビア及び上層配線におけるエレクトロマイグレーションを十分に抑制することができる半導体装置及びその製造方法を提供する。【解決手段】 先ず、シリコン基板1上に第1のSiO2膜2を形成し、その上にAl膜3を形成する。その後、Al膜3上に第2のSiO2膜4を形成する。次に、第2のSiO2膜4上に第1のTi膜5及びTiN膜6を順次形成する。次いで、TiN膜6、第1のTi膜5及び第2のSiO2膜4にAl膜3まで達するビアホール7を開口する。その後、ビアホール7内及びTiN膜6上に第2のTi膜8及びAlCu合金膜9を順次形成する。そして、熱処理を行うことによりビアホール7の底部において第2のTi8膜中のTiとAl膜3及びAlCu合金膜9中のAlとを反応させる。
請求項（抜粋）：
半導体基板と、この半導体基板上に形成された下層配線と、この下層配線上に形成された層間絶縁膜と、この層間絶縁膜に開口され前記下層配線まで達するビアホールと、このビアホールの底部に埋設され高融点金属からなるバリアメタル膜と、このバリアメタル膜上に形成された導電膜と、前記層間絶縁膜上に順次積層された第1のTi膜、TiN層、第2のTi膜及びAl又はAl合金膜を有し前記導電膜に接続された上層配線と、を有することを特徴とする半導体装置。
IPC (3件)：
H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3205
FI (4件)：
H01L 21/90 A ,  H01L 21/28 301 R ,  H01L 21/88 R ,  H01L 21/88 N
Fターム (29件)：
4M104BB14 ,  4M104DD79 ,  4M104DD83 ,  4M104FF16 ,  4M104FF22 ,  5F033HH08 ,  5F033HH09 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ09 ,  5F033JJ18 ,  5F033MM08 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP01 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ69 ,  5F033QQ73 ,  5F033RR04 ,  5F033WW02 ,  5F033WW03 ,  5F033XX05
引用特許：
出願人引用 (4件)
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審査官引用 (1件)

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