特許
J-GLOBAL ID：200903003891369659

半導体装置および半導体装置の製造方法

発明者：
渡邉 幸宗

渡邉 幸宗 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 森 哲也 ,  内藤 嘉昭 ,  崔 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2004-084457
公開番号（公開出願番号）：特開2005-276903
出願日： 2004年03月23日
公開日（公表日）： 2005年10月06日
要約：
【課題】 ゲート絶縁膜界面の品質の劣化を抑制しつつ、膜厚の異なるゲート絶縁膜を同一基板上に形成するとともに、半導体層の薄膜化を低減させる。【解決手段】 半導体層3a上の酸化膜6上にゲート電極7aを形成することにより、熱酸化膜4a/酸化防止膜5/酸化膜6の3層構造からなるゲート絶縁膜を半導体層3a上に形成し、半導体層3b上の熱酸化膜4b上にゲート電極7bを形成することにより、熱酸化膜4aからなるゲート絶縁膜を半導体層3b上に形成する。【選択図】 図1
請求項（抜粋）：
熱酸化膜をゲート絶縁膜とする第1電界効果型トランジスタと、 前記第1電界効果型トランジスタが形成された同一の基板上に形成され、少なくとも酸化防止膜が熱酸化膜上に積層された積層膜をゲート絶縁膜とする第2電界効果型トランジスタとを備えることを特徴とする半導体装置。
IPC (4件)：
H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L29/786
FI (4件)：
H01L27/08 102C ,  H01L27/08 331E ,  H01L29/78 613Z ,  H01L29/78 617U
Fターム (44件)：
5F048AA05 ,  5F048AA07 ,  5F048AC06 ,  5F048BA16 ,  5F048BA19 ,  5F048BB05 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BC16 ,  5F048DA23 ,  5F110AA30 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD04 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110EE09 ,  5F110EE32 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF10 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG22 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HM15 ,  5F110NN78 ,  5F110PP03 ,  5F110QQ11 ,  5F110QQ17
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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