半導体装置および半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：亀谷美明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-251774
公開番号（公開出願番号）：特開2003-069024
出願日： 2001年08月22日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 1チップ上にゲート酸化膜の厚さが異なる複数種類のトランジスタを形成する場合であっても,各トランジスタの特性を良好に保つことが可能な半導体装置および半導体装置の製造方法を提供する。【解決手段】 1回目の熱酸化処理を行い,領域A,Bそれぞれに第1ゲート酸化膜107(膜厚45Å)を形成する。第1ポリシリコン膜19を成膜した後,領域Bに属する第1ポリシリコン膜19をエッチング除去することによって,領域Bに属する第1ゲート酸化膜107が露出する。2回目の熱酸化処理を行うと,領域Bに属するアクティブ領域5に存在していた第1ゲート酸化膜107(膜厚45Å)は,その膜厚が増加して第2ゲート酸化膜21(膜厚90Å)へと成長する。領域Aには薄い膜厚の第1ゲート酸化膜107が形成され,領域Bには厚い膜厚の第2ゲート酸化膜21が形成される。

請求項（抜粋）：

第1領域と第2領域を有する半導体装置の製造方法であって,前記第1領域に第1アクティブ領域を形成し,前記第2領域に第2アクティブ領域を形成するアクティブ領域形成工程と,前記第1領域および前記第2領域に対して1回目の酸化処理を施し,前記第1アクティブ領域の表面に第1領域第1ゲート酸化膜を形成し,前記第2アクティブ領域の表面に第2領域第1ゲート酸化膜を形成する第1酸化処理工程と,前記第2領域に対して2回目の酸化処理を施し,前記第1酸化処理工程において形成された前記第2領域第1ゲート酸化膜を成長させて,前記第1領域第1ゲート酸化膜よりも厚い膜厚を有する第2領域第2ゲート酸化膜を形成する第2酸化処理工程と,を含むことを特徴とする,半導体装置の製造方法。

IPC (5件)：

H01L 29/786 , H01L 21/336 , H01L 21/8234 , H01L 27/08 331 , H01L 27/088

FI (4件)：

H01L 27/08 331 E , H01L 29/78 613 Z , H01L 29/78 617 V , H01L 27/08 102 C

Fターム (50件)：

5F048AC01 , 5F048BA16 , 5F048BB05 , 5F048BB16 , 5F048BC06 , 5F048BF02 , 5F048BF06 , 5F048BF16 , 5F048BG01 , 5F048BG13 , 5F048DA25 , 5F110AA08 , 5F110AA12 , 5F110AA30 , 5F110BB04 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE05 , 5F110EE09 , 5F110EE14 , 5F110EE32 , 5F110FF02 , 5F110FF23 , 5F110FF32 , 5F110FF35 , 5F110GG02 , 5F110GG12 , 5F110GG25 , 5F110GG32 , 5F110GG34 , 5F110GG52 , 5F110GG57 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110HJ23 , 5F110HK05 , 5F110HK40 , 5F110HL04 , 5F110HL11 , 5F110HL22 , 5F110HL24 , 5F110HM15 , 5F110NN02 , 5F110NN23 , 5F110NN66 , 5F110NN78 , 5F110QQ04 , 5F110QQ19

引用特許：

審査官引用 (7件)

SOI型半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平6-192883 出願人：ソニー株式会社
特開平3-184368
MOS集積回路の製造方法
公報種別：公開公報出願番号：特願平4-172222 出願人：日本電気株式会社

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